用于提供半导体存储器装置的技术的制作方法

用于提供半导体存储器装置的技术的制作方法
【专利摘要】本发明揭示用于提供半导体存储器装置的技术。在一个特定实施例中，可将所述技术实现为包括布置成行及列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包括耦合到源极线的第一区、耦合到位线的第二区及经由隧穿绝缘层电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间的主体区。
【专利说明】用于提供半导体存储器装置的技术
【技术领域】
[0001]本发明大体来说涉及半导体存储器装置，且更特定来说涉及用于提供半导体存储器装置的技术。
【背景技术】
[0002]半导体行业已经历已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外，所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。持续的趋势是采用及/或制作使用改进性能、减小泄漏电流且增强总缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及体块衬底是可用来制作此类半导体存储器装置的材料的实例。举例来说，此些半导体存储器装置可包括部分耗尽(PD)型装置、完全耗尽(FD)型装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍型FET装置。
[0003]半导体存储器装置可包括具有存储器晶体管的存储器单元，所述存储器晶体管具有其中可存储电荷的电浮动栅极区。当过剩多数电荷载流子存储于电浮动主体区中时，存储器单元可存储逻辑高(例如，二进制“I”数据状态)。当使电浮动栅极区耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“O”数据状态)。此外，半导体存储器装置可制作于绝缘体上硅(SOI)衬底或体块衬底(例如，实现主体隔离)上。举例来说，可将半导体存储器装置制作为三维(3-D)装置(例如，多栅极装置、鳍型FET装置及垂直柱装置)。
[0004]在一种常规技术中，可制造具有许多问题的半导体存储器装置的存储器单元。举例来说，常规半导体存储器装置可具有可易遭受短沟道效应(SCE)的沟道长度。此外，常规半导体存储器装置可经历邻近存储器单元的浮动栅极之间的干扰。此外，常规半导体存储器装置可经历由于存储器单元噪声及变化所致的存储于存储器单元中的电荷载流子的泄漏。
[0005]鉴于前文，可理解可存在与用于提供半导体存储器装置的常规技术相关联的显着问题及缺点。
【专利附图】

【附图说明】
[0006]为促进对本发明的更全面理解，现在参照随附图式，其中相同组件用相同编号指代。不应将这些图式视为限制本发明，而是打算仅具有说明性。
[0007]图1展示根据本发明的实施例的包括存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的框图。
[0008]图2展示根据本发明的实施例的图1中所展示的存储器单元阵列的至少一部分的俯视图。
[0009]图3展示根据本发明的实施例的图2中所展示的存储器单元阵列的至少一部分的横截面图。
[0010]图4展示根据本发明的实施例的具有多个存储器单元的存储器单元阵列的至少一部分的不意图。
[0011]图5展示根据本发明的实施例的用于对如图2到4中所展示的存储器单元执行写入操作及读取操作的各种方法的电压电位电平。
[0012]图6展示根据本发明的替代实施例的如图1中所展示的存储器单元阵列的至少一部分的俯视图。
[0013]图7展示根据本发明的实施例的如图6中所展示的存储器单元阵列的至少一部分的横截面图。
[0014]图8展示根据本发明的替代实施例的具有多个存储器单元的存储器单元阵列的至少一部分的示意图。
[0015]图9展示根据本发明的实施例的用于对如图6到8中所展示的存储器单元执行写入操作及读取操作的各种方法的电压电位电平。
【具体实施方式】
[0016]参照图1，其展示根据本发明的实施例的包含存储器单元阵列20、数据写入与感测电路36及存储器单元选择与控制电路38的半导体存储器装置10的框图。存储器单元阵列20可包含多个存储器单元12，每一存储器单元经由字线(WL) 28耦合到存储器单元选择与控制电路38且经由位线(CN)30及源极线(EN)32耦合到数据写入与感测电路36。可了解，位线(CN) 30及源极线(EN)32是用来在两个信号线之间进行区分的标示且其可互换使用。
[0017]数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在特定实施例中，数据写入与感测电路36可包括多个数据读出放大器电路。每一数据读出放大器电路可接收至少一个位线(CN) 30及电流或电压参照信号。举例来说，每一数据读出放大器电路可为交叉耦合型读出放大器以读出存储于存储器单元12中的数据状态。数据写入与感测电路36可包括可将数据读出放大器电路耦合到至少一个位线(CN) 30的至少一个多路复用器。在特定实施例中，所述多路复用器可将多个位线(CN) 30耦合到数据读出放大器电路。
[0018]每一数据读出放大器电路可采用电压及/或电流感测电路及/或技术。在特定实施例中，每一数据读出放大器电路可采用电流感测电路及/或技术。举例来说，电流读出放大器可将来自选定存储器单元12的电流与参考电流(例如，一个或一个以上参考单元的电流)进行比较。根据所述比较，可确定选定存储器单元12是存储逻辑高(例如，二进制“I”数据状态)还是逻辑低(例如，二进制“O”数据状态)。所属领域的技术人员可了解，可采用各种类型或形式的数据写入与感测电路36 (包括一个或一个以上读出放大器(使用电压或电流感测技术)，以读出存储于存储器单元12中的数据状态)来读取存储于存储器单元12中的数据。
[0019]存储器单元选择与控制电路38可通过在一个或一个以上字线(WL) 28上施加控制信号来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据。存储器单元选择与控制电路38可根据地址信号(举例来说，行地址信号)来产生此些控制信号。此外，存储器单元选择与控制电路38可包括字线解码器及/或驱动器。举例来说，存储器单元选择与控制电路38可包括一种或一种以上不同控制/选择技术(及所述技术的电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地，所有此些控制/选择技术及所述技术的电路(无论是现在已知还是稍后开发的)均打算归属于本发明的范围内。
[0020]在特定实施例中，半导体存储器装置10可实施两步写入操作，借此可通过首先执行“清零”或逻辑低(例如，二进制“O”数据状态)写入操作将一行存储器单元12中的所有存储器单元12写入到预定数据状态，借此将所述行存储器单元12中的所有存储器单元12写入到逻辑低(例如，二进制“O”数据状态)。此后，可将所述行存储器单元12中的选定存储器单元12选择性地写入到预定数据状态(例如，逻辑高(二进制“I”数据状态))。半导体存储器装置10还可实施单步写入操作，借此可在不首先实施“清零”操作的情况下将一行存储器单元12中的选定存储器单元12选择性地写入到逻辑高(例如，二进制“I”数据状态)或逻辑低(例如，二进制“O”数据状态)。半导体存储器装置10可采用本文中所描述的说明性写入、准备、保持、刷新及/或读取技术中的任一者。
[0021]存储器单元12可包含N型、P型及/或两种类型的晶体管。在存储器单元阵列20外围的电路(举例来说，读出放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包括P型及/或N型晶体管。不管在存储器单元阵列20中的存储器单元12中是采用P型晶体管还是N型晶体管，本文中均将进一步描述用于从存储器单元12读取的合适电压电位(举例来说，正或负电压电位)。
[0022]参照图2，其展示根据本发明的实施例的图1中所展示的存储器单元阵列20的至少一部分的俯视图。如所述俯视图中所图解说明，存储器单元阵列20可包括布置成行与列的矩阵的多个存储器单元12，所述矩阵包括多个字线28 (WL)、多个位线(CN) 30及/或源极线板(EN)32。每一位线(CN) 30可在第一定向上沿存储器单元阵列20的第一平面延伸。源极线板(EN)32可在第一定向及第二定向上沿存储器单元阵列20的第二平面延伸。每一字线(WL) 28可在第二定向上沿存储器单元阵列20的第三平面延伸。存储器单元阵列20的第一平面、第二平面及第三平面可布置在彼此平行的不同平面中。
[0023]多个字线(WL) 28可由多晶金属硅化物材料(例如，金属材料与硅材料的组合)、金属材料及/或多晶硅化物材料与金属材料的组合形成。在特定实施例中，字线(WL) 28可将存储器单元选择与控制电路38的电压电位/电流源电容性地耦合到存储器单元12。字线(WL) 28可由多个层形成。字线(WL) 28的每一层可由具有各种厚度的不同材料形成。在特定实施例中，字线(WL) 28的第一层(f)可由具有大约IOnm的厚度的硅材料形成。字线(WL) 28的第二层(g)可由具有大约IOnm的厚度的金属材料形成。在特定实施例中，第一字线(WLl) 28可对存储器单元12实施写入逻辑低(例如，二进制“O”数据状态)操作，而第二字线(WL2) 28可实施写入逻辑高(例如，二进制“I”数据状态)操作。在特定实施例中，第一字线(WLl) 28与第二字线(WL2)28可彼此间隔开大约25nm。
[0024]多个字线(WL) 28可经由隧穿绝缘层202电容性地耦合到多个存储器单元12。隧穿绝缘层202可包含多个绝缘或介电层。在特定实施例中，隧穿绝缘层202可包含热氧化物层202 (a)、氮化物层202 (b)、氧化物层202 (c)、电荷陷获氮化物层202 (d)(例如，氮化硅)及/或阻挡氧化物层202(e)。隧穿绝缘层202的多个绝缘或介电层可包含各种厚度。在特定实施例中，热氧化物层202(a)可具有大约1.5nm的厚度，氮化物层202(b)可具有大约2nm的厚度，氧化物层202(c)可具有大约2.5nm的厚度，电荷陷获氮化物层202(d)(例如，氮化娃)可具有大约5nm的厚度,且/或阻挡氧化物层202(e)可具有大约5nm的厚度。
[0025]存储器单元12可经配置以使半导体存储器装置10中的存储器单元12的缩放最大化。在特定实施例中，存储器单元12可经配置而具有大约40nm的宽度(i)(例如，沿位线(CN) 30的方向)。存储器单元12的宽度(i)可受浮动栅极-浮动栅极干扰及反向层干扰限制。存储器单元12的邻接行之间的间距(K)(例如，沿字线(WL) 28的方向)可为大约Fnm，其中F可为可能的最小间距。存储器单元12可经配置而具有大约Fnm的宽度(j)(例如，沿字线(WL) 28的方向)，其中F可为可能的最小间距。
[0026]参照图3，其展示根据本发明的实施例的如图2中所展示的存储器单元阵列20的至少一部分的横截面图。图3图解说明存储器单元阵列20的至少一部分沿线A-A的横截面图及存储器单元阵列20的至少一部分沿线B—B的横截面图。存储器单元阵列20的存储器单元12可以具有各种区的垂直配置来实施。举例来说，存储器单元12可包含源极区320、主体区322及漏极区324。源极区320、主体区322及/或漏极区324可以循序邻接关系安置，且可从由P衬底130界定的平面垂直延伸。存储器单元12的源极区320可耦合到源极线(EN)32。主体区322可为存储器单元12的经配置以积累/存储电荷的电浮动主体区，且可与多个字线(WL) 28间隔开且经由隧穿绝缘层202电容性地耦合到多个字线(WL) 28。存储器单元12的漏极区324可耦合到位线(CN) 30。
[0027]存储器单元12的源极区320可耦合到对应源极线(EN)32。在特定实施例中，源极区320可由包含施主杂质的半导体材料(例如，硅)形成。举例来说，源极区320可由掺杂有磷或砷杂质的硅材料形成。在特定实施例中，源极区320可由掺杂有具有大约102°原子/ cm3或以上的浓度的磷或砷的硅材料形成。源极区320可包含具有配置于P衬底130上面的邻接平面区的板。源极区320还可包含形成于所述板的所述邻接平面区上的多个凸出部。源极区320的多个凸出部可沿存储器单元阵列20的列方向及/或行方向定向。源极区320的多个凸出部可形成存储器单元12的基底。
[0028]在特定实施例中，源极线(EN)32配置为源极区320的具有邻接平面区的板。在特定实施例中，源极线(EN) 32可由N+掺杂硅层形成。在另一实施例中，源极线(EN) 32可由金属材料形成。在其它实施例中，源极线(EN) 32可由多晶硅化物材料(例如，金属材料与硅材料的组合)形成。源极线(EN) 32可将预定电压电位耦合到存储器单元阵列20的存储器单元12。举例来说，源极线(EN) 32可耦合到多个存储器单元12 (例如，存储器单元阵列20的一列或一行)。
[0029]存储器单元12的主体区322可经由隧穿绝缘层202电容性地耦合到对应字线(WL) 28。在特定实施例中，主体区322可由包含受主杂质的半导体材料(例如，硅)形成。主体区322可由掺杂有硼杂质的硅材料形成。在特定实施例中，主体区322可由带有具有IO15原子/ cm3的浓度的受主杂质的硅材料形成。在特定实施例中，主体区322可包含第一浮动栅极区14a及第二浮动栅极区14b。第一浮动栅极区14a及第二浮动栅极区14b可积累/存储电荷载流子以便表示数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“I”数据状态))。第一浮动栅极区14a及第二浮动栅极区14b可间隔开且电容性地耦合到多个字线(WL) 28。
[0030]字线(WL) 28可电容性地耦合到主体区322。字线(WL) 28可沿存储器单元阵列20的行方向定向且耦合到多个存储器单元12。字线(WL) 28可布置于存储器单元12 (例如，位于存储器单元阵列20的行方向上的存储器单元12)的侧上。举例来说，字线(WL) 28可布置于存储器单元12的至少两个侧部分上。第一字线(WLl) 28可布置于存储器单元12的第一侧部分上且第二字线(WL2) 28可布置于存储器单元12的第二侧部分上。所述第一侧部分及所述第二侧部分可为存储器单元12的相反侧部分。
[0031]存储器单元12的漏极区324可耦合到对应位线(CN) 30。在特定实施例中，存储器单元12的漏极区324可由包含施主杂质的半导体材料(例如，硅)形成。举例来说，漏极区324可由掺杂有磷或砷杂质的硅材料形成。在特定实施例中，漏极区324可由掺杂有具有大约102°原子/ cm3或以上的浓度的磷或砷的硅材料形成。
[0032]位线(CN) 30可耦合到存储器单元12的漏极区324。位线(CN) 30可由金属材料形成。在另一实施例中，位线(CN) 30可由多晶硅化物材料(例如，金属材料与硅材料的组合)形成。在其它实施例中，位线(CN) 30可由N+掺杂硅层形成。举例来说，位线(CN)30可耦合到多个存储器单元12。位线(CN) 30可配置于漏极区324上面。
[0033]位线(CN) 30可经由多个位线接触件326连接到多个存储器单元12 (例如，一列存储器单元12)。举例来说，每一位线接触件326可对应于沿存储器单元阵列20的列方向的存储器单元12。每一位线接触件326可由金属层或多晶硅层形成以便将来自位线(CN)30的电压电位耦合到存储器单元12的漏极区324。举例来说，位线接触件326可由钨、钛、氮化钛、多晶硅或其组合形成。位线接触件326可具有从位线(CN) 30延伸到存储器单元12的漏极区324的高度。
[0034]在特定实施例中，P衬底130可由包含受主杂质的半导体材料(例如，硅)制作且可形成存储器单元阵列20的基底。举例来说，P衬底130可由包含硼杂质的半导体材料制作。在特定实施例中，P衬底130可由包含具有大约IO15原子/ cm3的浓度的硼杂质的硅制作。在替代实施例中，多个P衬底130可形成存储器单元阵列20的基底，或单个P衬底130可形成存储器单元阵列20的基底。此外，P衬底130可以P阱衬底的形式制作。
[0035]参照图4，其展示根据本发明的实施例的具有多个存储器单元12的存储器单元阵列20的至少一部分的示意图。存储器单元12可耦合到对应多个字线(WL) 28、对应位线(CN) 30及/或对应源极线(EN) 32。多个字线(WL) 28可包含经由隧穿绝缘层202电容性地耦合到存储器单元12的第一字线(WL〈0>)及第二字线(WL〈1>)。存储器单元12中的每一者可包含彼此耦合的第一浮动栅极区14a及第二浮动栅极区14b。第一浮动栅极区14a及第二浮动栅极区14b可为存储器单元12的主体区322的不同区。在特定实施例中，第一浮动栅极区14a可经由隧穿绝缘层202电容性地耦合到第一字线(WL1〈0>)。第二浮动栅极区14b可经由隧穿绝缘层202电容性地耦合到第二字线(WL1〈1>)。
[0036]可通过将合适控制信号施加到选定字线(WL) 28、选定位线(CN) 30及/或选定源极线(EN) 32而将数据写入到选定存储器单元12或从选定存储器单元12读取数据。举例来说，可将数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“I”数据状态))写入到第一浮动栅极区14a及第二浮动栅极区14b。可同时将相同数据状态或不同数据状态写入到第一浮动栅极区14a及第二浮动栅极区14b。可循序将相同数据状态或不同数据状态写入到第一浮动栅极区14a及第二浮动栅极区14b。此外，可同时或循序从第一浮动栅极区14a及第二浮动栅极区14b读取数据状态。
[0037]在特定实施例中，一个或一个以上相应位线(CN) 30可耦合到数据写入与感测电路36的一个或一个以上数据读出放大器。举例来说，可经由选定多个字线(WL) 28、选定位线(CN) 30及/或选定源极线(EN) 32而将一个或一个以上控制信号施加到一个或一个以上选定存储器单元12。电压及/或电流可由一个或一个以上选定存储器单元12的第一浮动栅极区14a及/或第二浮动栅极区14b产生且经由对应位线(CN) 30输出到数据写入与感测电路36。此外，可通过经由一个或一个以上对应多个字线(WL) 28、一个或一个以上对应位线(CN) 30及/或一个或一个以上对应源极线(EN) 32施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12的第一浮动栅极区14a及/或第二浮动栅极区14b。经由对应第一字线(WL〈0>) 28施加的一个或一个以上控制信号可控制存储器单元12的第一浮动栅极区14a以便将所要数据状态写入到存储器单元12。经由对应第二字线(WL〈1>) 28施加的一个或一个以上控制信号可控制存储器单元12的第二浮动栅极区14b以便将所要数据状态写入到存储器单元12。在经由位线(CN) 30从存储器单元12读取数据状态及/或将数据状态写入到存储器单元12的情况下，位线(CN) 30可耦合到数据写入与感测电路36的数据读出放大器，而可经由数据写入与感测电路36的电压/电流源(例如，电压/电流驱动器)来单独控制源极线(EN)32。在特定实施例中，数据写入与感测电路36的数据读出放大器及数据写入与感测电路36的电压/电流源可配置于存储器单元阵列20的相对侧上。
[0038]参照图5，其展示根据本发明的实施例的用于对如图2到4中所展示的存储器单元12执行写入操作及读取操作的各种方法的电压电位电平。写入操作可包括写入逻辑低(例如，二进制“O”数据状态)操作及写入逻辑高(例如，二进制“I”数据状态)操作。在特定实施例中，执行写入逻辑低(例如，二进制“O”数据状态)操作的各种方法可包含擦除正向节点隧穿写入操作及/或擦除热空穴写入操作。在另一实施例中，执行写入逻辑高(例如，二进制“I”数据状态)操作的各种方法可包含编程正向节点隧穿写入操作及/或编程热电子写入操作。
[0039]擦除正向节点隧穿写入操作可通过耗尽存储于存储器单元12中的电荷载流子(例如，电子)来执行写入逻辑低(例如，二进制“O”数据状态)操作。在擦除正向节点隧穿写入操作期间，P衬底130可耦合到电接地(例如，0V)。多个位线(CN) 30可从电压电位源及/或电流源解耦且可为电断开或电浮动的。可将负电压电位施加到源极区320。施加到源极区320的负电压电位可正向偏置源极区320与P衬底130之间的结。在特定实施例中，施加到源极区320的负电压电位可为-1.0V。与正向偏置源极区320与P衬底130之间的结同时或在其之后，可将负电压电位施加到多个字线(WL) 28 (例如，其可电容性地耦合到主体区322的浮动栅极区14a及14b)。施加到多个字线(WL) 28的负电压电位可经由源极区320与P衬底130之间的经正向偏置结隧穿可已积累/存储于电荷陷获区202(d)中的电子。通过驱出可已积累/存储于电荷陷获区202(d)中的电子，可将逻辑低(例如，二进制“O”数据状态)写入到存储器单元12。
[0040]擦除热空穴写入操作可通过积累/存储少数电荷载流子(例如，空穴)来执行写入逻辑低(例如，二进制“O”数据状态)操作以便补偿可已积累/存储于存储器单元12中的多数电荷载流子(例如，电子)。在擦除热空穴操作期间，P衬底130及源极区320可耦合到电接地(例如，0V)。因此，P衬底130与源极区320之间的结可保持处于反向偏置或弱正向偏置(例如，高于反向偏置电压且低于正向偏置阈值电压电位)。可经由位线(CN) 30将正电压电位施加到漏极区324。在特定实施例中，施加到漏极区324的正电压电位可为
5.0V0此外，可将负电压电位施加到多个字线(WL) 28 (例如，其经由隧穿绝缘层202电容性地耦合到主体区322)。在特定实施例中，施加到多个字线(WL) 28 (例如，其可经由隧穿绝缘层202电容性地耦合到主体区322)的负电压电位可为-11.0V。
[0041]正电压电位施加到漏极区324及负电压电位施加到多个字线(WL) 28可在漏极区324与主体区322之间形成带间隧穿(栅极诱发漏极泄漏“GIDL”)效应。由于带间隧穿(栅极诱发漏极泄漏“GIDL”)效应，少数电荷载流子(例如，空穴)可通过施加到多个字线(WL) 28的负电压电位注入到电荷陷获层202(d)中。预定量的少数电荷载流子(例如，空穴)可积累/存储于存储器单元12的电荷陷获区202(d)中。可积累/存储于电荷陷获区202(d)中的所述预定量的少数电荷载流子(例如，空穴)数目可超过可积累/存储于电荷陷获区202(d)中的多数电荷载流子(例如，电子)的量。积累/存储于存储器单元12的电荷陷获区202(d)中的所述预定量的少数电荷载流子(例如，空穴)可表示逻辑低(例如，二进制“O”数据状态)可存储于存储器单元12中。
[0042]编程正向节点隧穿写入操作可通过将多数电荷载流子注入到存储器单元12中执行写入逻辑高(例如，二进制“I”数据状态)操作。在编程正向节点隧穿写入操作期间，P衬底130可耦合到电接地(例如，0V)且漏极区324可耦合到电接地(例如，0V)。存储器单元12的源极区320可从电压电位源/电流源解耦且可为电浮动的(例如，断开)。可将正电压电位施加到多个字线(WL) 28(例如，其可经由隧穿绝缘层202电容性地耦合到存储器单元12的主体区322)。在特定实施例中，施加到多个字线(WL) 28的正电压电位可为16.0V。
[0043]施加到多个字线(WL) 28的正电压电位可将存储器晶体管(例如，包含源极区320、主体区322及/或漏极区324)切换到“接通”状态。当存储器晶体管(例如，包含源极区320、主体区322及/或漏极区324)被转动到“接通”状态时，施加到多个字线(WL) 28的正电压电位可致使预定量的多数电荷载流子(例如，电子)注入到存储器单元12的主体区322中。可将所述预定量的多数电荷载流子(例如，电子)隧穿到及积累/存储于电荷陷获区202(d)中以表示逻辑高(例如，二进制“I”数据状态)存储于存储器单元12中。
[0044]对于未选定存储器单元12，施加到多个字线(WL) 28的电压电位可耦合到电接地(例如，0V)。可经由位线(CN) 30将正电压电位施加到漏极区324。在特定实施例中，施加到漏极区324的正电压电位可为3.0V。可将存储器晶体管(例如，包含源极区320、主体区322及漏极区324)转动为“关断”状态。无多数电荷载流子或少量的多数电荷载流子(例如，电子)可注入到存储器单元12的主体区322中。因此，可不对未选定存储器单元12执行编程正向节点隧穿写入操作。
[0045]编程热电子写入操作可通过将多数电荷载流子(例如，电子)积累/存储于存储器单元12中来执行写入逻辑高(例如，二进制“I”数据状态)操作。在编程热电子写入操作期间，P衬底130可耦合到电接地(例如，0V)且源极区320可耦合到电接地(例如，0V)。P衬底130与源极区320之间的结可反向偏置或弱正向偏置(例如，高于反向偏置电压且低于正向偏置阈值电压电位)。可经由位线(CN) 30将正电压电位施加到漏极区324。在特定实施例中，经由位线(CN) 30施加到漏极区324的正电压电位可为5.0V。
[0046]可将正电压电位施加到可电容性地耦合到主体区322的第一浮动栅极区14a的第一字线(WL1〈0>)28。可将负电压电位施加到可电容性地耦合到主体区322的第二浮动栅极区14b的第二字线(WL1〈1>)28。施加到漏极区324及字线(WL1〈0>)28的正电压电位可在漏极区324与主体区322之间形成带间隧穿(栅极诱发漏极泄漏“GIDL”)效应。可将预定量的多数电荷载流子(例如，电子)隧穿到电荷陷获区202(d)中。施加到第一字线(WL1〈0>)(例如，其可电容性地耦合到主体区322的第一浮动栅极区14a)的正电压电位可将多数电荷载流子(例如，电子)积累/存储于第一浮动栅极区14a的电荷陷获区202(d)中。施加到第二字线(WL1〈1>)28的负电压电位可驱逐注入到主体区322的第一浮动栅极区14a中的多数电荷载流子(例如，电子)。存储于主体区322的第一浮动栅极区14a中的所述预定量的多数电荷载流子(例如，电子)可表示逻辑高(例如，二进制“1I”数据状态)存储于存储器单元12中。
[0047]可执行读取操作以读取存储于存储器单元12中的数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“1”数据状态))。在读取操作期间，P衬底130可耦合到电接地(例如，0V)且源极区320可耦合到电接地(例如，0V)。可经由位线(CN) 30将正电压电位施加到存储器单元12的漏极区324。在特定实施例中，施加到漏极区324的正电压电位可为1.0V0可将正电压电位施加到可经由隧穿绝缘层202电容性地耦合到主体区322的第一浮动栅极区14a的第一字线(WL1〈0>)28。可将负电压电位施加到可经由隧穿绝缘层202电容性地耦合到主体区322的第二浮动栅极区14b的第二字线(WL1〈1>)28。在特定实施例中，施加到可电容性地耦合到第一浮动栅极区14a的第一字线(WL1<0?28的正电压电位可为3.0V。在另一实施例中，施加到可电容性地耦合到第二浮动栅极区14b的第二字线(WL1〈1>)28的负电压电位可为-3.0V。
[0048]在此偏置下，可经由第一浮动栅极区14a及漏极区324将存储器晶体管(例如，包含源极区320、主体区322及/或漏极区324)转换为“接通”状态。可经由第二浮动栅极区14b及漏极区324将存储器晶体管转换为“关断”状态。当存储器晶体管(例如，包含源极区320、主体区322及/或漏极区324)被转动到“接通”状态时，多数电荷载流子(例如，电子)可从第一浮动栅极区14b流动到漏极区324。在特定实施例中，当逻辑低(例如，二进制“O”数据状态)存储于存储器单元12中时，可在漏极区324处检测到预定量的电压电位及/或电流。在另一实施例中，当逻辑高(例如，二进制“I”数据状态)存储于存储器单元12中时，在漏极区324处可检测不到电压电位及/或电流。
[0049]参照图6，其展示根据本发明的替代实施例的如图1中所展示的存储器单元阵列20的至少一部分的俯视图。如所述俯视图中所图解说明，存储器单元阵列20可包括布置成行与列的矩阵的多个存储器单元12，所述矩阵包括多个字线28 (WL)、多个位线(CN) 30及/或源极线条带(EN) 32。每一位线(CN) 30可在第一定向上沿存储器单元阵列20的第一平面延伸。源极线条带(EN)32可在第二定向上沿存储器单元阵列20的第二平面延伸。每一字线(WL) 28可在第二定向上沿存储器单元阵列20的第三平面延伸。存储器单元阵列20的第一平面、第二平面及第三平面可布置在彼此平行的不同平面中。
[0050]多个字线(WL) 28可由多晶硅化物材料(例如，金属材料与硅材料的组合)、金属材料及/或多晶硅化物材料与金属材料的组合形成。在特定实施例中，字线(WL)28可将存储器单元选择与控制电路38的电压电位/电流源电容性地耦合到存储器单元12。字线(WL) 28可由多个层形成。字线(WL) 28的每一层可由具有各种厚度的不同材料形成。在特定实施例中，字线(WL) 28的第一层(f)可由具有大约Inm的厚度的硅材料形成。字线(WL) 28的第二层(g)可由具有大约IOnm的厚度的金属材料形成。在特定实施例中，字线(WL) 28可布置于两个邻接存储器单元12之间且电容性地耦合到所述两个邻接存储器单元12。举例来说，字线(WL) 28可与所述两个邻接存储器单元12同时实施操作。
[0051]多个字线(WL) 28可经由隧穿绝缘层202电容性地耦合到多个存储器单元12。隧穿绝缘层202可包含多个绝缘或介电层。在特定实施例中，隧穿绝缘层202可包含热氧化物层202 (a)、氮化物层202 (b)、氧化物层202 (c)、电荷陷获氮化物层202 (d)(例如，氮化硅)及/或阻挡氧化物层202(e)。隧穿绝缘层202的多个绝缘或介电层可包含各种厚度。在特定实施例中，热氧化物层202(a)可具有大约1.5nm的厚度，氮化物层202(b)可具有大约2nm的厚度，氧化物层202(c)可具有大约2.5nm的厚度，电荷陷获氮化物层202(d)(例如，氮化娃)可具有大约5nm的厚度,且/或阻挡氧化物层202(e)可具有大约5nm的厚度。
[0052]存储器单元12可经配置以使半导体存储器装置10中的存储器单元12的缩放最大化。在特定实施例中，存储器单元12可经配置而具有大约40nm的宽度(i)(例如，沿位线(CN) 30的方向)。存储器单元12的宽度(i)可受浮动栅极-浮动栅极干扰及反向层干扰限制。存储器单元12的邻接行之间的间距(K)(例如，沿字线(WL) 28的方向)可为大约Fnm，其中F可为可能的最小间距。存储器单元12可经配置而具有大约Fnm的长度(j)(例如，沿字线(WL) 28的方向)，其中F可为可能的最小间距。
[0053]参照图7，其展示根据本发明的实施例的如图6中所展示的存储器单元阵列20的至少一部分的横截面图。图7图解说明存储器单元阵列20的至少一部分沿线A— A的横截面图及存储器单元阵列20的至少一部分沿线B— B的横截面图。存储器单元阵列20的存储器单元12可以具有各种区的垂直配置来实施。举例来说，存储器单元12可包含源极区720、主体区722及漏极区724。源极区720、主体区722及/或漏极区724可以循序邻接关系安置，且可从由P衬底130界定的平面垂直延伸。存储器单元12的源极区720可耦合到源极线(EN)32。主体区722可为存储器单元12的经配置以积累/存储电荷的电浮动主体区，且可与多个字线(WL)28间隔开且经由隧穿绝缘层202电容性地耦合到多个字线(WL) 28。存储器单元12的漏极区724可耦合到位线(CN) 30。
[0054]存储器单元12的源极区720可耦合到对应源极线(EN)32。在特定实施例中，源极区720可由包含施主杂质的半导体材料(例如，硅)形成。举例来说，源极区720可由掺杂有磷或砷杂质的硅材料形成。在特定实施例中，源极区720可由掺杂有具有大约102°原子/ cm3的浓度的磷或砷的硅材料形成。源极区720可包含具有配置于P衬底130上面的细长邻接平面区的条带区。源极区720的细长邻接平面区可形成存储器单元阵列20的一列或一行。源极区720还可包含形成于所述细长邻接平面区上的多个凸出部。源极区720的所述多个凸出部可沿存储器单元阵列20的列方向及/或行方向定向。源极区720的所述多个凸出部可形成存储器单元12的基底。
[0055]在特定实施例中，源极线(EN) 32可耦合到源极区720的所述细长邻接平面区。在特定实施例中，源极线(EN) 32可由N+掺杂硅层形成。在另一实施例中，源极线(EN) 32可由金属材料形成。在其它实施例中，源极线(EN)32可由多晶硅化物材料(例如，金属材料与硅材料的组合)形成。源极线(EN) 32可将预定电压电位耦合到存储器单元阵列20的存储器单元12。举例来说，源极线(EN) 32可耦合到多个存储器单元12 (例如，存储器单元阵列20的一列或一行)。[0056]存储器单元12的主体区722可经由隧穿绝缘层202电容性地耦合到对应字线(WL) 28。隧穿绝缘层202可在围绕配置于邻接存储器单元12之间的对应字线(WL) 28的邻接存储器单元12之间形成。在特定实施例中，主体区722可由包含受主杂质的半导体材料(例如,硅)形成。主体区722可由掺杂有硼杂质的硅材料形成。在特定实施例中，主体区722可由带有具有大约IO15原子/ cm3的浓度的受主杂质的硅材料形成。在特定实施例中，主体区722可包含第一浮动栅极区14a及第二浮动栅极区14b。第一浮动栅极区14a及第二浮动栅极区14b可积累/存储电荷载流子以便表示数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“I”数据状态))。
[0057]字线(WL) 28可电容性地耦合到主体区722。字线(WL) 28可沿存储器单元阵列20的行方向定向且耦合到多个存储器单元12。字线(WL) 28可布置于存储器单元12 (例如，位于存储器单元阵列20的行方向上的存储器单元12)的侧上。举例来说，字线(WL) 28可布置于存储器单元12的侧部分上。举例来说，字线(WL) 28可电容性地耦合到第一存储器单元12的主体区722的第一浮动栅极区14a且电容性地耦合到第二存储器单元12的主体区722的第二浮动栅极区14b。因此，字线(WL) 28可布置于第一存储器单元12与第二存储器单元12之间。
[0058]存储器单元12的漏极区724可耦合到对应位线(CN)30。在特定实施例中，存储器单元12的漏极区724可由包含施主杂质的半导体材料(例如，硅)形成。举例来说，漏极区724可由掺杂有磷或砷杂质的硅材料形成。在特定实施例中，漏极区724可由掺杂有具有大约102°原子/ cm3或以上的浓度的磷或砷的硅材料形成。
[0059]位线(CN) 30可耦合到存储器单元12的漏极区724。位线(CN) 30可由金属材料形成。在另一实施例中，位线(CN) 30可由多晶硅化物材料(例如，金属材料与硅材料的组合)形成。在其它实施例中，位线(CN) 30可由N+掺杂硅层形成。举例来说，位线(CN)30可耦合到多个存储器单元12。位线(CN) 30可配置于漏极区724上面。
[0060]位线(CN) 30可经由多个位线接触件726连接到多个存储器单元12 (例如，一列存储器单元12)。举例来说，每一位线接触件726可对应于沿存储器单元阵列20的列方向的存储器单元12。每一位线接触件726可由金属层或多晶硅层形成以便将来自位线(CN)30的电压电位耦合到存储器单元12的漏极区724。举例来说，位线接触件726可由钨、钛、氮化钛、多晶硅或其组合形成。位线接触件726可具有从位线(CN) 30延伸到存储器单元12的漏极区724的高度。
[0061]在特定实施例中，P衬底130可由包含受主杂质的半导体材料(例如，硅)制作且可形成存储器单元阵列20的基底。举例来说，P衬底130可由包含硼杂质的半导体材料制作。在特定实施例中，P衬底130可由包含具有大约IO15原子/ cm3的浓度的硼杂质的硅制作。在替代实施例中，多个P衬底130可形成存储器单元阵列20的基底，或单个P衬底130可形成存储器单元阵列20的基底。此外，P衬底130可以P阱衬底的形式制作。
[0062]参照图8，其展示根据本发明的替代实施例的具有多个存储器单元12的存储器单元阵列20的至少一部分的示意图。存储器单元12可耦合到对应字线(WL)28、对应位线(CN) 30及/或对应源极线(EN) 32。字线(WL) 28可经由隧穿绝缘层202电容性地耦合到多个存储器单元12。在特定实施例中，字线(WLl) 28可电容性地耦合到第一存储器单元12a的第二浮动栅极区14b。此外，字线(WLl)可电容性地耦合到第二存储器单元12b的第一浮动栅极区14。
[0063]可通过将合适控制信号施加到选定字线(WL) 28、选定位线(CN) 30及/或选定源极线(EN) 32而将数据写入到选定存储器单元12或从选定存储器单元12读取数据。举例来说，可将数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“I”数据状态))写入到第一浮动栅极区14a及第二浮动栅极区14b。可将相同数据状态或不同数据状态同时写入到两个邻接存储器单元12。在特定实施例中，可将相同数据状态或不同数据状态同时写入到第一存储器单元12b的第二浮动栅极区14b及第二存储器单元12b的第一浮动栅极区14b。可将相同数据状态或不同数据状态循序写入到两个邻接存储器单元12。在特定实施例中，可将相同数据状态或不同数据状态循序写入到第一存储器单元12a的第二浮动栅极区14b及第二存储器单元12b的第一浮动栅极区14a。此外，可同时或循序从第一浮动栅极区14a及第二浮动栅极区14b读取数据状态。
[0064]在特定实施例中，一个或一个以上相应位线(CN) 30可耦合到数据写入与感测电路36的一个或一个以上数据读出放大器。举例来说，可经由选定字线(WL)28、选定位线(CN) 30及/或选定源极线(EN) 32而将一个或一个以上控制信号施加到一个或一个以上选定存储器单元12。电压电位及/或电流可由一个或一个以上选定存储器单元12的第一浮动栅极区14a及/或第二浮动栅极区14b产生且经由对应位线(CN) 30输出到数据写入与感测电路36。此外，可通过经由一个或一个以上对应字线(WL) 28、一个或一个以上对应位线(CN) 30及/或一个或一个以上对应源极线(EN) 32施加一个或一个以上控制信号将数据状态写入到一个或一个以上选定存储器单元12的第一浮动栅极区14a及/或第二浮动栅极区14b。经由对应字线(WLl) 28施加的一个或一个以上控制信号可控制第一存储器单元12a的第二浮动栅极区14b及第二存储器单元12b的第一浮动栅极区14a以便将所要数据状态写入到存储器单元12。经由对应第二字线(WL2) 28施加的一个或一个以上控制信号可控制第二存储器单元12b的第二浮动栅极区14b及第三存储器单元12c的第二浮动栅极区14b以便将所要数据状态写入到存储器单元12。在经由位线(CN) 30从存储器单元12读取数据状态及/或将数据状态写入到存储器单元12的情况下，位线(CN) 30可耦合到数据写入与感测电路36的数据读出放大器，而可经由数据写入与感测电路36的电压/电流源(例如，电压/电流驱动器)来单独控制源极线(EN)32。在特定实施例中，数据写入与感测电路36的数据读出放大器及数据写入与感测电路36的电压/电流源可配置于存储器单元阵列20的相对侧上。
[0065]参照图9，其展示根据本发明的实施例的用于对如图6到8中所展示的存储器单元12执行写入操作及读取操作的各种方法的电压电位电平。写入操作可包括写入逻辑低(例如，二进制“O”数据状态)操作及写入逻辑高(例如，二进制“I”数据状态)操作。在特定实施例中，执行写入逻辑低(例如，二进制“O”数据状态)操作的各种方法可包含擦除正向节点隧穿写入操作及/或擦除热空穴写入操作。在另一实施例中，执行写入逻辑高(例如，二进制“I”数据状态)操作的各种方法可包含编程正向节点隧穿写入操作及/或编程热电子写入操作。
[0066]擦除正向节点隧穿写入操作可通过耗尽存储于存储器单元12中的电荷载流子(例如，电子)来执行写入逻辑低(例如，二进制“O”数据状态)操作。在擦除正向节点隧穿写入操作期间，P衬底130可耦合到电接地(例如，0V)。多个位线(CN) 30可从电压电位源及/或电流源解耦且可为电断开或电浮动的。可将负电压电位施加到源极区720。施加到源极区720的负电压电位可正向偏置源极区720与P衬底130之间的结。在特定实施例中，施加到源极区720的负电压电位可为-1.0V。与正向偏置源极区720与P衬底130之间的结同时或在其之后，可将负电压电位施加到多个字线(WL) 28 (例如，其可电容性地耦合到主体区722的浮动栅极区14a及14b)。施加到多个字线(WL) 28的负电压电位可经由源极区720与P衬底130之间的经正向偏置结隧穿可已积累/存储于电荷陷获区202(d)中的电子。通过驱出可已积累/存储于电荷陷获区202(d)中的电子，可将逻辑低(例如，二进制“O”数据状态)写入到存储器单元12。
[0067]擦除热空穴写入操作可通过积累/存储少数电荷载流子(例如，空穴)来执行写入逻辑低(例如，二进制“O”数据状态)操作以便补偿可已积累/存储于存储器单元12中的多数电荷载流子(例如，电子)。在擦除热空穴操作期间，P衬底130及源极区720可耦合到电接地(例如，0V)。因此，P衬底130与源极区720之间的结可保持处于反向偏置或弱正向偏置(例如，高于反向偏置电压且低于正向偏置阈值电压电位)。可经由位线(CN) 30将正电压电位施加到漏极区724。在特定实施例中，施加到漏极区724的正电压电位可为
5.0V0此外，可将负电压电位施加到多个字线(WL) 28 (例如，其经由隧穿绝缘层202电容性地耦合到主体区722)。在特定实施例中，施加到多个字线(WL) 28 (例如，其可经由隧穿绝缘层202电容性地耦合到主体区722)的负电压电位可为-11.0V。
[0068]施加到漏极区724的正电压电位及施加到多个字线(WL) 28的负电压电位可在漏极区724与主体区722之间形成带间隧穿(栅极诱发漏极泄漏“GIDL”)效应。由于带间隧穿(栅极诱发漏极泄漏“GIDL”)效应，少数电荷载流子(例如，空穴)可通过施加到多个字线(WL) 28的负电压电位注入到电荷陷获区202(d)中。预定量的少数电荷载流子(例如，空穴)可积累/存储于存储器单元12的电荷陷获区202(d)中。可积累/存储于电荷陷获区202(d)中的所述预定量的少数电荷载流子(例如，空穴)数目可超过可积累/存储于电荷陷获区202(d)中的多数电荷载流子(例如，电子)的量。积累/存储于存储器单元12的电荷陷获区202(d)中的所述预定量的少数电荷载流子(例如，空穴)可表示逻辑低(例如，二进制“O”数据状态)可存储于存储器单元12中。
[0069]编程正向节点隧穿写入操作可通过将多数电荷载流子(例如，电子)积累/存储于存储器单元12中来执行写入逻辑高(例如，二进制“I”数据状态)操作。在编程正向节点隧穿写入操作期间，P衬底130可耦合到电接地(例如，0V)，选定源极区(Src〈l>)720可耦合到电接地(例如，0V)，且选定漏极区(CNl) 724可耦合到电接地(例如，0V)。存储器单元12的未选定源极区(Src〈n>)720可从电压电位源/电流源解耦且可为电浮动的(例如，断开)。可将正电压电位施加到选定字线(WLO) 28 (例如，其可经由隧穿绝缘层202电容性地耦合到存储器单元12的主体区722)。在特定实施例中，施加到选定字线(WLO) 28的正电压电位可为16.0V。
[0070]施加到选定字线(WL0)28的正电压电位可将存储器晶体管(例如，包含源极区720、主体区722及/或漏极区724)转动到“接通”状态。当存储器晶体管(例如，包含源极区722、主体区720及/或漏极区722)被转动到“接通”状态时，施加到选定字线(WLO) 28的正电压电位可致使预定量的多数电荷载流子(例如，电子)注入到存储器单元12的主体区724中。可将所述预定量的多数电荷载流子(例如，电子)隧穿到及/或积累/存储于电荷陷获区202(d)中以表示逻辑高(例如，二进制“I”数据状态)存储于存储器单元12中。
[0071]对于未选定存储器单元12，施加到多个字线(WL)28的电压电位可耦合到电接地(例如，0V)。可经由位线(CNn) 30将正电压电位施加到漏极区724。在特定实施例中，经由未选定位线(CNn) 30施加到漏极区724的正电压电位可为3.0V。可将存储器晶体管(例如，包含源极区720、主体区722及/或漏极区724)转动为“关断”状态。无多数电荷载流子或少量的多数电荷载流子(例如，电子)可注入到存储器单元12的主体区722中。因此，可不对未选定存储器单元12执行编程正向节点隧穿写入操作。
[0072]编程热电子写入操作可通过将多数电荷载流子(例如，电子)积累/存储于存储器单元12中来执行写入逻辑高(例如，二进制“I”数据状态)操作。在编程热电子写入操作期间，P衬底130可耦合到电接地(例如，0V)且选定源极区(Src〈l>)720可耦合到电接地(例如，0V)。P衬底130与源极区720之间的结可反向偏置或弱正向偏置(例如，高于反向偏置电压且低于正向偏置阈值电压电位)。可经由位线(CNl) 30将正电压电位施加到漏极区724。在特定实施例中，经由位线(CNl) 30施加到漏极区724的正电压电位可为5.0V。
[0073]可将正电压电位施加到可电容性地耦合到主体区722的第一浮动栅极区14a的第一字线(WL〈0>)28。可将负电压电位施加到可电容性地耦合到主体区722的第二浮动栅极区14b的第二字线(WL〈1>)28。施加到漏极区724及/或字线(WL〈0>) 28的正电压电位可在漏极区724与主体区722之间形成带间隧穿(栅极诱发漏极泄漏“GIDL”)效应。可将预定量的多数电荷载流子(例如，电子)隧穿到电荷陷获区202(d)中。施加到第一字线(WL〈0>)28(例如，其可电容性地耦合到主体区722的第一浮动栅极区14)的正电压电位可致使多数电荷载流子(例如，电子)积累/存储于第一浮动栅极区14a的电荷陷获区202(d)中。施加到第二字线(WL〈1>) 28的负电压电位可驱逐注入到主体区722的第二浮动栅极区14b中的多数电荷载流子(例如，电子)。存储于主体区722的第一浮动栅极区14a中的所述预定量的多数电荷载流子(例如，电子)可表示逻辑高(例如，二进制“I”数据状态)存储于存储器单元12中。
[0074]可执行读取操作以读取存储于存储器单元12中的数据状态(例如，逻辑低(例如，二进制“O”数据状态)及/或逻辑高(例如，二进制“I”数据状态))。在读取操作期间，P衬底130可耦合到电接地(例如，0V)且选定源极区(Src〈l>)720可耦合到电接地(例如，0V)。可经由位线(CN) 30将正电压电位施加到存储器单元12的漏极区724。在特定实施例中，施加到漏极区724的正电压电位可为1.0V。可将正电压电位施加到可经由隧穿绝缘层202电容性地耦合到主体区722的第一浮动栅极区14a的第一字线(WL0〈0>)28。可将负电压电位施加到可经由隧穿绝缘层202电容性地耦合到主体区722的第二浮动栅极区14b的第二字线(WL〈1>)28。在特定实施例中，施加到可电容性地耦合到第一浮动栅极区14a的第一字线(WL〈0>)28的正电压电位可为3.0V。在另一实施例中，施加到可电容性地耦合到第二浮动栅极区14b的第二字线(WL〈1>)28的负电压电位可为-3.0V。
[0075]在此偏置下，可经由第一浮动栅极区14a及/或漏极区724将存储器晶体管(例如，包含源极区720、主体区722及/或漏极区724)转换为“接通”状态。可经由第二浮动栅极区14b及漏极区724将存储器晶体管(例如，包含源极区720、主体区722及/或漏极区724)转换为“关断”状态。当存储器晶体管(例如，包含源极区720、主体区722及/或漏极区724)被转换到“接通”状态时，多数电荷载流子(例如，电子)可从第一浮动栅极区14a流动到漏极区724。在特定实施例中，当逻辑低(例如，二进制“O”数据状态)存储于存储器单元12中时，可在漏极区724处检测到预定量的电压电位及/或电流。在另一实施例中，当逻辑高(例如，二进制“I”数据状态)存储于存储器单元12中时，在漏极区724处可检测不到电压电位及/或电流。
[0076]此时，应注意，提供如上文所描述的根据本发明的半导体存储器装置可涉及处理输入数据及在某一程度上产生输出数据。可以硬件或软件来实施此输入数据处理及输出数据产生。举例来说，可在半导体存储器装置或用于实施与提供如上文所描述的根据本发明的半导体存储器装置相关联的功能的类似或相关电路中采用特定电子组件。或者，根据指令操作的一个或一个以上处理器可实施与提供如上文所描述的根据本发明的半导体存储器装置相关联的功能。如果情况如此，那么以下在本发明的范围内:此些指令可存储于一个或一个以上非暂时性处理器可读存储媒体(例如，磁盘或其它存储媒体)上或者经由包含于一个或一个以上载波中的一个或一个以上信号传输到一个或一个以上处理器。
[0077]本发明在范围上并不受限于本文中所述的特定实施例。确实，根据先前说明及随附图式，所属领域的技术人员将明了除本文中所描述之外的本发明的其它各种实施例及修改。因此，此类其它实施例及修改打算归属于本发明的范围内。此外，尽管本文中已在至少一个特定环境中的用于至少一个特定目的的至少一个特定实施方案的背景下描述了本发明，但所属领域的技术人员将认识到其使用性并不限于此且可受益地在任何数目的环境中出于任何数目的目的来实施本发明。因此，应依照本文中所述的本发明的全面宽度及精神来解释上文所述的权利要求书。
【权利要求】
1.一种半导体存储器装置，其包含: 多个存储器单元，其布置成行及列的阵列，每一存储器单元包含: 第一区，其耦合到源极线； 第二区，其耦合到位线 '及 主体区，其经由隧穿绝缘层电容性地耦合到至少一个字线且安置于所述第一区与所述第二区之间。
2.根据权利要求1所述的半导体存储器装置，其中所述第一区及所述第二区掺杂有施主杂质。
3.根据权利要求1所述的半导体存储器装置，其中所述主体区掺杂有受主杂质。
4.根据权利要求1所述的半导体存储器装置，其中所述隧穿绝缘层包含多个绝缘或介电层。
5.根据权利要求4所述的半导体存储器装置，其中所述多个绝缘或介电层包含热氧化物层、氮化物层、氧化物层、电荷陷获氮化物层及阻挡氧化物层中的至少一者。
6.根据权利要求5所述的半导体存储器装置，其中所述多个绝缘或介电层包含各种厚度。
7.根据权利要求1所述的半导体存储器装置，其中所述至少一个字线包含多个层。
8.根据权利要求7所述的半导体存储器装置，其中所述字线的所述多个层包含具有为第二金属层的厚度的大约十分之一的厚度的第一硅层。
9.根据权利要求1所述的半导体存储器装置，其中所述第一区、所述第二区及所述主体区以循序邻接关系安置且从由P衬底界定的平面垂直延伸。
10.根据权利要求1所述的半导体存储器装置，其中所述主体区包含第一浮动栅极区及第二浮动栅极区。
11.根据权利要求10所述的半导体存储器装置， 其中所述第一浮动栅极区电容性地耦合到所述至少一个字线中的第一字线且所述第二浮动栅极区电容性地耦合到所述至少一个字线中的第二字线。
12.根据权利要求1所述的半导体存储器装置，其中所述至少一个字线电容性地耦合到第二主体区。
13.根据权利要求12所述的半导体存储器装置，其中所述至少一个字线电容性地耦合到所述主体区的第一浮动栅极区及所述第二主体区的第二浮动栅极区。
14.根据权利要求1所述的半导体存储器装置，其中所述第一区包含连续平面区。
15.根据权利要求14所述的半导体存储器装置，其中所述第一区进一步包含形成于所述连续平面区上的多个凸出部。
16.根据权利要求1所述的半导体存储器装置，其中所述第一区包含细长连续平面区。
17.根据权利要求15所述的半导体存储器装置，其中所述细长连续平面区形成所述阵列的一列或一行。
18.一种用于偏置半导体存储器装置的方法，其包含以下步骤: 将多个电压电位施加到布置成行及列的阵列的多个存储器单元，其中将所述多个电压电位施加到所述多个存储器单元包含: 将第一电压电位施加到所述多个存储器单元中的每一者的第一区；将第二电压电位施加到所述多个存储器单元中的每一者的第二区；及 经由所述阵列的至少一个相应字线将第三电压电位施加到所述多个存储器单元中的每一者的主体区，所述至少一个相应字线经由隧穿绝缘层电容性地耦合到所述主体区。
19.根据权利要求18所述的方法，其进一步包含将P衬底耦合到电接地。
20.根据权利要求19所述的方法，其中将所述第一电压电位施加到所述第一区以执行写入逻辑低操作。
21.根据权利要求20所述的方法，其中施加到所述主体区的所述第三电压电位为负电压电位以从所述主体区驱逐多数电荷载流子以便执行所述写入逻辑低操作。
22.根据权利要求19所述的方法，其中施加到所述第二区的第二电压电位及施加到所述主体区的所述第三电压电位用以执行写入逻辑低操作。
23.根据权利要求22所述的方法，其中施加到所述主体区的所述第三电压电位为使少数电荷载流子隧穿到所述主体区中以便执行所述写入逻辑低操作的负电压电位。
24.根据权利要求19所述的方法，其中施加到所述第二区的所述第二电压电位及施加到所述主体区的所述第三电压电位是正电压电位以便执行写入逻辑高操作。
25.根据权利要求 24所述的方法，其中施加到所述第二区及所述主体区的所述正电压电位形成带间隧穿效应以使多数电荷载流子隧穿到所述主体区以便执行所述写入逻辑高操作。
26.根据权利要求19所述的方法，其中施加到所述第二区的所述第二电压电位及施加到所述主体区的所述第三电压电位用以执行写入逻辑高操作。
27.根据权利要求26所述的方法，其中将多数电荷载流子注入到所述主体区中以执行所述写入逻辑高操作。
28.根据权利要求19所述的方法，其中施加到所述第二区的所述第二电压电位及施加到所述主体区的所述第三电压电位是正电压电位以便执行读取操作。
【文档编号】H01L27/115GK103688357SQ201280035279
【公开日】2014年3月26日 申请日期:2012年6月5日 优先权日:2011年6月6日
【发明者】斯里尼瓦萨·R·班纳, 迈克尔·A·范巴斯柯克, 蒂莫西·瑟古德 申请人:美光科技公司