FinFET器件及其制作方法
【专利摘要】本发明公开了一种FinFET器件及其制造方法，包括：多个鳍片结构，在衬底上沿第一方向延伸；多个栅极堆叠，沿第二方向延伸并且跨越了每个鳍片结构；多个源漏区，位于每个栅极堆叠沿第二方向两侧；多个沟道区，由位于多个源漏区之间的鳍片结构构成；其中，每个鳍片结构沿第二方向的侧壁具有多个突起。依照本发明的FinFET器件及其制作方法，在鳍片侧面形成连续突起特别是弧线表面，提高了抑制短沟道效应的能力，同时在同一平面投影面积下增大了沟道有效导电总截面面积，从而提高了器件总体性能。
【专利说明】FinFET器件及其制作方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种新型的具有连续突起表面的FinFET器件及其制作方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tri—gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]环栅纳米线器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。
[0005]例如，对于等效线宽Iym的器件而言，环栅纳米线器件的尺寸要满足:d*n+(n—l)*s = lym,并且3i*d*n>lym。其中，d为单个纳米线(NW)的直径,η为纳米线的数目，s为纳米线之间的间距。因此，对于直径d分别为3、5、7、10nm的情形而言，纳米线间距s必须分别小于6.4、10..6、15、21.4nm。也即，如果要获得等同于体娃Ium的栅宽,纳米线器件的平行排列要非常的紧密。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。
[0006]在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法，但在实现工艺(制作方法上)十分困难，与传统工艺兼容并减少工艺成本面临重大挑战。例如，一种现有的实现堆叠纳米线的是利用Si/SiGe多层异质外延并进行选择腐蚀，也即在埋氧层(BOX)上依次交替异质外延多个Si与SiGe的层叠，然后通过例如湿法腐蚀等方法选择性去除SiGe，从而留下Si纳米线的堆叠。这种方法严重受制于外延薄层质量的影响，极大的增加了工艺成本。另一方面，在单位footprint面积下,传统结构(纳米线堆叠之间有栅极填充，也即每个纳米线四周均被HK/MG的栅极堆叠环绕)的堆叠纳米线有效总电流较小，而在同一投影面积下，非堆叠纳米线的鳍片(翅片，Fin)的导通有效截面积(垂直于Fin或者纳米线延伸方向截得，也即垂直于沟道方向)更大。
[0007]因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型器件结构及其制造方法。
【发明内容】
[0008]由上所述，本发明的目的在于克服上述技术困难，提出一种新型器件结构及其制造方法，充分增大导电沟道有效宽度从而提高驱动电流。
[0009]为此，本发明提供了一种FinFET器件的制作方法，包括:在衬底上形成沿第一方向延伸的多个鳍片结构；在每个鳍片结构沿第二方向的侧面形成多个突起；在鳍片结构上形成沿第二方向延伸的栅极堆叠结构；在栅极堆叠结构两侧形成源漏区，源漏区之间的鳍片结构构成沟道区。
[0010]其中，通过干法刻蚀和/或湿法腐蚀处理鳍片结构侧面以形成多个突起。
[0011]其中，控制刻蚀和/或腐蚀的工艺参数使得多个突起的形状包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圆形、椭圆形、扇形、菱形及其组合。
[0012]其中，多个突起是周期性的、和/或连续的、和/或离散的。
[0013]其中，干法刻蚀包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀或反应离子刻蚀，或者各向同性干法刻蚀与各向异性干法刻蚀的组合方法。
[0014]其中，湿法腐蚀包括利用不同晶向上选择腐蚀的湿法腐蚀方法。
[0015]其中，形成突起之后进一步包括:对鳍片侧壁进行表面处理、圆化工艺。
[0016]本发明还提供了一种FinFET器件，包括:多个鳍片结构，在衬底上沿第一方向延伸；多个栅极堆叠，沿第二方向延伸并且跨越了每个鳍片结构；多个源漏区，位于每个栅极堆叠沿第二方向两侧；多个沟道区，由位于多个源漏区之间的鳍片结构构成；其中，每个鳍片结构沿第二方向的侧壁具有多个突起。
[0017]其中，多个突起的形状包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圆形、椭圆形、扇形、菱形及其组合。
[0018]其中，多个突起是周期性的、和/或连续的、和/或离散的。
[0019]其中，多个突起的高度/厚度小于鳍片结构厚度/宽度的5%。
[0020]依照本发明的FinFET器件及其制作方法，在鳍片侧面形成连续突起特别是弧线表面，提高了抑制短沟道效应的能力，同时在同一平面投影面积下增大了沟道有效导电总截面面积，从而提高了器件总体性能。
【专利附图】
【附图说明】
[0021]以下参照附图来详细说明本发明的技术方案，其中:
[0022]图1至图8为依照本发明的FinFET制造方法各步骤的剖面示意图；以及
[0023]图9为依照本发明的FinFET器件结构的立体示意图。
【具体实施方式】
[0024]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了充分增大导电沟道有效宽度从而提高驱动电流的FinFET器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0025]图9所示为依照本发明制造的FinFET器件的立体示意图，包括衬底上沿第一方向延伸的多个鳍片结构，沿第二方向延伸并且跨越了每个鳍片结构的多个栅极堆叠，沿第一方向延伸的鳍片结构两侧的多个源漏区，位于多个源漏区之间的鳍片结构的一部分构成的多个沟道区，其中鳍片结构沿第二方向的侧面具有连续的突起，突起例如是弧线表面。以下将先参照图1至图8来描述制造方法的各个剖视图，最后将回头进一步详细描述图9的器件结构。
[0026]特别地，以下某图的左部所示是沿图9中垂直于沟道方向(沿第二方向，也即X-X’轴)的剖视图，某图的右部所示是沿图9中平行于沟道方向(沿第一方向，也即Y-Y’方向)的首1J视图。
[0027]参照图1，形成沿第一方向(图9中X-X’轴线)延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体娃(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。光刻/刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的沟槽IG以及沟槽IG之间剩余的衬底I材料所构成的鳍片1F。沟槽IG的深宽比优选地大于5: I。优选地，在多个鳍片结构的顶部沉积硬掩模层HM，其材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地为氮化硅。
[0028]参照图2，刻蚀每个鳍片结构1F，在鳍片结构IF沿垂直于第一方向的第二方向的侧面形成连续的突起1P。优选地，通过干法或者湿法刻蚀，以HM为掩模，沿垂直于第一方向的第二方向(图9中Y-Y’轴线)侧向刻蚀每个鳍片结构IF的侧面，在IF的侧面形成连续的向外(从IF的中心垂直地朝向侧面表层)突起1P，也即突起IP由多个相同或相似的突起IPi连接形成，多个IPi可以是周期性分布或者是离散分布。刻蚀IF形成突起IP的刻蚀工艺可以是各向同性的氟基或氯基等离子体干法刻蚀，或者TMAH湿法腐蚀，选择刻蚀温度等工艺参数以提高对于侧面的刻蚀。在本发明一个实施例中，侧向刻蚀鳍片的步骤包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀，或者各向同性刻蚀与各向异性刻蚀的组合方法。此外，侧向刻蚀鳍片的步骤包括利用不同晶向上选择腐蚀的湿法腐蚀方法。优选地，刻蚀工艺是反应离子刻蚀(RIE)，刻蚀气体包括氟基或氯基气体，例如NF3、SF6, CF4,CH2F2, CH3F, CHF3> Cl2等及其组合。依照刻蚀工艺参数不同，可以控制突起IPi的形状为矩形、三角形、梯形、倒梯形、Σ形(多段折线相连)、C形(超过1/2曲面，曲面可以是圆面、椭圆面、双曲面)、D形(1/2曲面，曲面可以是圆面、椭圆面、双曲面)、圆形、椭圆形、扇形、菱形以及其他多边形或曲面。在本发明一个优选实施例中，突起IP是由多个弧线段IPi (包括半圆、椭圆、或具有其他角度的圆的一部分)连接构成的连续弧线表面(连续弧线表面有助于提高鳍片沟道区电场分布均匀性，提高器件可靠性)。在本发明另一优选实施例中，突起IP是由周期性分布的三角形或梯形连接形成的连续粗糙表面，或者是平滑表面与粗糙表面周期性组合成的复合表面，或者是不规则突起构成的离散的突起表面，也即突起IP是周期性的、连续的、或者离散的。多个突起IP的高度/厚度小于鳍片结构IF的厚度/宽度的5%，例如仅I?5nm。优选地,突起IP是由相同的子突起IPi连续构成，以便获得均勻的沟道电学性能。
[0029]优选地，形成了突起表面IP之后，采用表面处理、圆化等工艺处理突起IP以圆化，获得较为平滑的表面。例如是采用表面氧化后再湿法微腐蚀的方法，表面氧化工艺包括炉温氧化或者强氧化剂溶液氧化等。表面处理、圆化等工艺还可以选择氢气高温烘烤等。表面处理、圆化等工艺还可选择各向同性腐蚀硅等。
[0030]参照图3，在鳍片IF之间的沟槽IG中通过PECVD、HDPCVD, RTO (快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅、碳氧化硅、low-k等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI) 2。优选地，随后采用CMP、回刻等工艺平坦化STI2直至暴露硬掩模层HM。
[0031]参照图4，回刻STI2，暴露鳍片IF的大部分，例如仅留下鳍片IF的底部(例如整个鳍片IF高度的1/10?1/5)埋设在STI2内。对于氧化硅材质的STI2，可以采用HF基腐蚀液湿法去除，也可以采用氟基等离子体干法刻蚀，向下刻蚀STI2以暴露出大部分鳍片1F，该暴露的鳍片IF将用作稍后器件的沟道区，最底部将被刻蚀而作为器件的隔离区。优选地，随后通过湿法腐蚀去除硬掩模层HM。
[0032]参照图5，在多个鳍片IF之间的再次暴露的沟槽IG中，填充假栅极堆叠层。首先在STI2以及鳍片IF上通过LPCVD、PECVD, HDPCVD, RT0、化学氧化等方法沉积形成氧化硅材质的垫氧化层3，用于保护鳍片IF不在后续刻蚀过程中被过刻蚀。在垫氧化层3上通过PECVD、HDPCVD、M0CVD、MBE、ALD、蒸发、溅射等沉积方法形成假栅极层4，材质可以是多晶硅、非晶硅、微晶硅、非晶碳、多晶锗、非晶锗等等及其组合。以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。假栅极堆叠3/4环绕包围了鳍片IF顶部，以及表面突起IP的侧部。
[0033]参照图6，刻蚀假栅极堆叠层3/4，形成沿第二方向跨越鳍片IF的假栅极堆叠结构。例如，采用现有公知的图形化方法，刻蚀假栅极堆叠3/4直至暴露鳍片IF的顶部，去除鳍片IF的第一方向两侧的部分层3/4，仅在鳍片IF之上留下多个假栅极堆叠结构(图中仅显不一个)。
[0034]参照图7，在鳍片IF沿第一方向的两侧形成源漏区1S/1D。在本发明一个优选实施例中，刻蚀鳍片1F，直至暴露衬底1，通过UHVCVD、MOCVD, ALD、MBE、常压外延等选择性外延形成抬升的源漏区IS和1D，其材质可以与衬底I相同均为Si ;或者对于PMOS而言，源漏区可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区IC施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区可以是Si: C、Si: H、SiGe: C、Si等及其组合，从而向沟道区IC施加张应力，提高电子迁移率。优选地，在外延同时原位掺杂或者在外延之后注入掺杂并退火激活，使得源漏区1S/D具有与衬底I不同的掺杂类型、浓度，以控制器件的电学特性。源漏区1S/D的顶部可以高于鳍片IF的顶部。优选地，可以在鳍片IF沿第一方向的侧面形成侧墙5，并利用侧墙5形成轻掺杂的源漏扩展区与重掺杂的源漏区(均未分别示出)。
[0035]参照图8，采用后栅工艺，完成后续制造。在整个器件上形成层间介质层(ILD) 6，湿法刻蚀去除假栅极堆叠3/4，在ILD6中留下栅极沟槽(未示出)，在栅极沟槽中依次沉积高k材料的栅极绝缘层7以及金属材料的栅极导电层8，构成栅极堆叠结构。CMP平坦化栅极堆叠结构直至暴露ILD6。此后，依照标准工艺，在ILD6中刻蚀源漏接触孔(未示出)直达源漏区1S/D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未不出)。
[0036]最后形成的器件结构的立体图如图9所示，包括:衬底上沿第一方向延伸的多个鳍片结构，沿第二方向延伸并且跨越了每个鳍片结构的多个栅极堆叠，沿第一方向延伸的鳍片结构两侧的多个源漏区，位于多个源漏区之间的鳍片结构构成多个沟道区，其中鳍片结构沿第二方向的侧面具有连续的突起，突起包括矩形、三角形、梯形、倒梯形、Σ形(多段折线相连)、C形(超过1/2曲面，曲面可以是圆面、椭圆面、双曲面)、D形(1/2曲面，曲面可以是圆面、椭圆面、双曲面)、圆形、椭圆形、扇形、菱形以及其他多边形或曲面，突起可以是周期性分布或者离散的。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
[0037]依照本发明的FinFET器件及其制作方法，在鳍片侧面形成连续突起特别是弧线表面，提高了抑制短沟道效应的能力，同时在同一平面投影面积下增大了沟道有效导电总截面面积，从而提高了器件总体性能。
[0038]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种FinFET器件的制作方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片结构； 在每个鳍片结构沿第二方向的侧面形成多个突起； 在鳍片结构上形成沿第二方向延伸的栅极堆叠结构； 在栅极堆叠结构两侧形成源漏区，源漏区之间的鳍片结构构成沟道区。
2.如权利要求1的方法，其中，通过干法刻蚀和/或湿法腐蚀处理鳍片结构侧面以形成多个突起。
3.如权利要求2的方法，其中，控制刻蚀和/或腐蚀的工艺参数使得多个突起的形状包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圆形、椭圆形、扇形、菱形及其组合。
4.如权利要求1的方法，其中，多个突起是周期性的、和/或连续的、和/或离散的。
5.如权利要求2的方法，其中，干法刻蚀包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀或反应离子刻蚀，或者各向同性干法刻蚀与各向异性干法刻蚀的组合方法。
6.如权利要求2的方法，其中，湿法腐蚀包括利用不同晶向上选择腐蚀的湿法腐蚀方法。
7.如权利要求1的方法，其中，形成突起之后进一步包括:对鳍片侧壁进行表面处理、圆化工艺。
8.一种FinFET器件，包括: 多个鳍片结构，在衬底上沿第一方向延伸； 多个栅极堆叠，沿第二方向延伸并且跨越了每个鳍片结构； 多个源漏区，位于每个栅极堆叠沿第二方向两侧； 多个沟道区，由位于多个源漏区之间的鳍片结构构成； 其中，每个鳍片结构沿第二方向的侧壁具有多个突起。
9.如权利要求8所述的FinFET器件，其中，多个突起的形状包括矩形、三角形、梯形、倒梯形、Σ形、C形、D形、圆形、椭圆形、扇形、菱形及其组合。
10.如权利要求8所述的FinFET器件，其中，多个突起是周期性的、和/或连续的、和/或离散的。
【文档编号】H01L21/336GK104282561SQ201310275191
【公开日】2015年1月14日 申请日期:2013年7月2日 优先权日:2013年7月2日
【发明者】殷华湘, 马小龙, 徐唯佳, 徐秋霞, 朱慧珑 申请人:中国科学院微电子研究所