Pmos晶体管结构及其制造方法
【专利摘要】本发明提供了一种PMOS晶体管结构及其制造方法，其中，所述制造方法包括：在半导体衬底依次形成第一材料层与第二材料层；在所述第二材料层上形成栅极结构；以所述栅极结构为掩膜，依次对所述第二材料层、第一材料层以及部分半导体衬底进行第一次刻蚀；对所述第一材料层进行第二次刻蚀；在半导体衬底上形成第三材料层。本发明通过对第一材料层进行第二次刻蚀，增加后续形成的第三材料层的体积，从而进一步增大沟道区域的应力，提高PMOS晶体管载流子迁移率，提高器件性能。
【专利说明】^03晶体管结构及其制造方法
【技术领域】
[0001]本发明涉及集成电路制造领域，特别涉及一种？103晶体管结构及其制造方法。
【背景技术】
[0002]随着半导体工业的进步，半导体器件的特征尺寸和深度不断缩小，更低的漏电流消耗成为低功率系统性能的关键参数。为了满足器件尺寸减小的需求，要求源/漏区以及源丨漏极延伸区相应地变浅，结深低于10011111的掺杂结通常被称为超浅结界
…了)，超浅结可以更好的改善器件的短沟道效应(6^^601:, 802),例如漏极感应势垒降低(0181)以及击穿。然而，由于在执行源/漏注入时产生的末端损伤(￡010以及陡峭的结剖面使得上述超浅结易于形成更大的结电容和结泄露，这对于低功率器件的消费者，尤其是高压晶体管的消费者来说，是一个非常严重的问题。
[0003]现有技术中一种提高皿)3晶体管载流子迁移率的方法是通过向晶体管沟道区域有选择地施加应力，这种应力使半导体晶格发生畸变，如向晶体管的沟道区域施加压应力，半导体晶体晶格发生压缩，进而影响能带的排列和半导体电荷输送性能，通过控制在形成的器件中的应力大小和分布，以提高载流子迁移率，改善器件的性能。
[0004]现有技术中，可以通过在源/漏区埋置锗硅(31(?)层造成半导体晶格失配，在晶体管沟道区域中引入应力，提高103晶体管载流子迁移率。对于？103器件制造，需要31(?层中(?是高浓度的，以增加沟道应力，而为了降低源漏区的薄层电阻和接触电阻，通常需要在31(?层中掺杂硼。然而在31(?层中的高浓度硼可能向外扩散至沟道区域，而导致短沟道晶体管中阈值电压的滚降打)，出现严重的短沟道效应。
[0005]因此，提供一种？103晶体管结构及其制造方法，能够提高？103晶体管载流子迁移率，是本领域技术人员亟待解决的一个技术问题。
【发明内容】
[0006]本发明提供了一种？103晶体管结构及其制造方法，以提高沟道区域的应力，降低短沟道效应，从而达到提高？103晶体管载流子迁移率的目的。
[0007]本发明提供的？103晶体管结构及其制造方法，包括:
[0008]提供一半导体衬底，在其上依次形成第一材料层与第二材料层；
[0009]在所述第二材料层上形成栅极结构；
[0010]以所述栅极结构为掩膜，依次对所述第二材料层、第一材料层以及部分半导体衬底进行第一次刻蚀；
[0011]对所述第一材料层的两侧进行第二次刻蚀；
[0012]在所述半导体衬底上形成第三材料层，所述第三材料层位于所述第一材料层、第二材料层和栅极结构的两侧。
[0013]进一步的，所述第一材料层的材质为碳化硅。
[0014]进一步的，所述碳化硅中碳的摩尔比为0.05?0.2。
[0015]进一步的，所述第一材料层的厚度为20nm?80nm。
[0016]进一步的，所述第二材料层的材质为硅。
[0017]进一步的，所述第二材料层的厚度为10nm?40nm。
[0018]进一步的，所述第二次刻蚀为干法刻蚀。
[0019]进一步的，所述干法刻蚀米用CHF3/02、CHF3/02/He等尚子体进行刻蚀。
[0020]进一步的，所述干法刻蚀的压强为1.75Torr。
[0021]进一步的，所述第二次刻蚀之后，第一材料层的宽度在所述栅极结构宽度的二分之一以上。
[0022]进一步的，所述第三材料层低于所述栅极结构的高度。
[0023]进一步的，所述第三材料层为锗化硅。
[0024]进一步的，所述锗化硅中锗的摩尔比为0.2?0.45。
[0025]进一步的，在形成第三材料层之后还包括，进行B/BF2掺杂以形成LDD的步骤。
[0026]进一步的，所述B/BF2掺杂采用原位掺杂工艺，掺杂剂量为lE19/cm3?lE21/cm3。
[0027]进一步的，所述B/BF2掺杂采用植入工艺，掺杂剂量为3E14/cm3?lE15/cm3，功率为 500Kev ?2Kev。
[0028]进一步的，所述半导体衬底具有〈110〉、〈100〉或〈111〉晶格。
[0029]相应的，本发明还提出一种使用以上PM0S晶体管的制造方法制造的PM0S晶体管结构，包括:
[0030]半导体衬底；
[0031]位于所述半导体衬底上的第一材料层；
[0032]位于所述第一材料层上的第二材料层；
[0033]位于所述第二材料层上的栅极结构；
[0034]位于第一材料层、第二材料层及栅极结构两侧，半导体衬底上的第三材料层。
[0035]与现有技术相比，本发明具有以下优点:
[0036]本发明提供的PM0S晶体管结构及其制造方法中，在第一材料层、第二材料层及栅极结构两侧形成第三材料层以增加沟道区域应力的基础上，通过进行第二次刻蚀减小第一材料层的宽度，相应增加了第三材料层的体积，从而进一步增大沟道区域的应力，提高PM0S晶体管载流子迁移率；同时，第一材料层能够阻挡后续工艺中注入的硼离子的扩散，有利于形成更浅的超浅结，从而改善阈值电压的分布，降低短沟道效应，进一步提高器件性能。
【专利附图】
【附图说明】
[0037]图1为本发明一实施例所提供的PM0S晶体管的制造方法的流程图。
[0038]图2?6为本发明一实施例所提供的PM0S晶体管的制造方法的各步骤的器件结构示意图。
【具体实施方式】
[0039]以下结合附图和具体实施例对本发明提出的PM0S晶体管结构及其制造方法做进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚，需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
[0040]本发明的核心思想是:沟道区域中形成有第一材料层与第二材料层，沟道区域两侧形成有第三材料层，通过刻蚀以减小第一材料层的宽度，增加第三材料层的体积，从而增大沟道区域的应力，提高晶体管载流子迁移率。
[0041]图1为本发明一实施例所提供的？103晶体管的制造方法的流程图，如图1所示，本发明提出的一种晶体管的制造方法，包括以下步骤:
[0042]步骤301:提供一半导体衬底，在其上依次形成第一材料层与第二材料层；
[0043]步骤302:在所述第二材料层上形成栅极结构；
[0044]步骤303:以所述栅极结构为掩膜，依次对所述第二材料层、第一材料层以及部分半导体衬底进行第一次刻蚀；
[0045]步骤304:对所述第一材料层的两侧进行第二次刻蚀；
[0046]步骤305:在所述半导体衬底上形成第三材料层，所述第三材料层位于所述第一材料层、第二材料层和栅极结构的两侧。
[0047]图2?6为本发明一实施例提供的？103晶体管制造方法的各步骤结构示意图，请参考图1所示，并结合图2?图6，详细说明本发明提出的？103晶体管的制造方法:
[0048]步骤301:提供一半导体衬底100，在所述半导体衬底100上依次形成第一材料层101和第二材料层102，如图2所示。
[0049]本实施例中，所述第一材料101的材质为碳化硅(310,采用外延生长或沉积技术，在所述半导体衬底100上形成所述碳化硅层，所述碳化硅中碳的摩尔比为0.05?0.2，例如0.05,0.1,0.15、0丨2，其中较佳的摩尔比为0.1。所述第一材料层的厚度为20110?80鹽，例如 20鹽、3011111、4011111、5011111、6011111、7011111、8011111，其中较佳的厚度为 50鹽。
[0050]所述第二材料层102的材质为娃(31),厚度为10=111?4011111，例如10鹽、2011111、3011111、4011111，其中较佳的厚度为2011111。
[0051]所述半导体衬底100可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(301)或本领域技术人员公知的其他半导体衬底。作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成，所述单晶硅衬底可以具有〈110〉、?100?或其它各向晶向。
[0052]步骤302:在所述第二材料层102上形成栅极结构103，如图3所示。
[0053]本步骤中，首先在第二材料层102上依次形成氧化层和多晶硅层，然后依次对氧化层和多晶硅层进行图形化形成栅极多晶硅1033和栅极氧化层103匕栅极氧化层1036可以为氧化硅或氮氧化硅，在6511111技术节点以下，优选高介电常数(高10材料，如氧化铝，氧化锆，氧化铪等。在其它实施例中，栅极多晶硅1033可以为金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。
[0054]在所述第二材料层102及栅极多晶硅103&上沉积一层介质层，以图案化的光刻胶层为掩膜刻蚀所述介质层，然后去除图案化的光刻胶层，形成栅极侧墙103(3。栅极侧墙103(3可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，栅极侧墙103(3是可选的而非必需的，其主要用于在后续进行刻蚀或离子注入时保护栅极结构的侧壁不受损伤。栅极多晶硅103^栅极氧化层1036以及栅极侧墙103组成栅极结构103。
[0055]步骤303:以所述栅极结构103为掩膜，依次对所述第二材料层102、第一材料层101以及部分半导体衬底100进行第一次刻蚀，如图4所示。
[0056]第一次刻蚀会刻蚀掉部分半导体衬底100，用于增加后续形成的第三材料层的体积，从而增大沟道区域的应力，达到提高PM0S晶体管载流子迁移率的目的。但是不应该刻蚀太多，否则反而会造成沟道区域的应力呈现抛物线形状变化。
[0057]步骤S04:对所述第一材料层101的两侧进行第二次刻蚀，如图5所示。
[0058]本实施例中，第一材料层101为SiC，对所述第一材料层101采用干法刻蚀，例如采用CHF3/02、CHF3/02/He等离子体进行刻蚀，压强为1.75Torr。在其他实施例中，也可以采用其它已知的刻蚀方法。
[0059]第二次刻蚀的目的也是为了增加后续形成的第三材料层的体积，以此来增大沟道区域的应力，并且刻蚀之后，所述第一材料层101的宽度在所述栅极结构103宽度的二分之一以上，避免影响到第二材料层102。
[0060]所述第一材料层101还会阻挡后续工艺中注入的硼离子的扩散，有利于形成更浅的超浅结，从而改善阈值电压的分布，降低短沟道效应，进一步提高器件性能
[0061]步骤S05:在所述半导体衬底100上形成第三材料层104，位于所述第一材料层101、第二材料层102和栅极结构103的两侧，如图6所示。
[0062]采用外延生长的方法在所述半导体衬底100上形成所述第三材料层104，位于所述第一材料层101、第二材料层102以及栅极结构103两侧，其高度不能超过栅极结构103。本实施例中，所述第三材料层104为锗化硅(SiGe)，所述锗化硅中锗的摩尔比为0.2?0.45，例如 0.2,0.25,0.3,0.35,0.4,0.45，其中，较佳的摩尔比为 0.3。
[0063]在形成第三材料层104之后，还包括，进行B/BF2掺杂以形成LDD的步骤，可以采用原位掺杂工艺或植入工艺来进行所述B/BF2掺杂工艺，采用原位掺杂工艺的掺杂剂量为lE19/cm3?lE21/cm3，采用植入工艺的掺杂剂量为3E14/cm3?lE15/cm3，功率为500Kev?2Kev0
[0064]接着进行源漏极区域的离子注入和退火工艺以形成源漏极以及金属硅化物、接触孔等后续工艺以完成整个PM0S器件的制作，所述后续工艺与传统的PM0S器件工艺完全相同。通过采用本发明的方法，可以有效的提高第三材料层的体积，从而进一步增大沟道区域的应力，提高PM0S晶体管载流子迁移率；同时，第一材料层还阻挡后续工艺中注入的离子的扩散，有利于形成更浅的超浅结，从而改善阈值电压的分布，降低短沟道效应，进一步提高器件性能。
[0065]相应的，通过上述PM0S晶体管的制造方法制造的PM0S晶体管结构，参考图6，包括:
[0066]半导体衬底100 ；
[0067]位于所述半导体衬底100上的第一材料层101 ；
[0068]位于所述半导体衬底100上的第二材料层102 ；
[0069]位于所述第二材料层102上的栅极结构103 ；
[0070]位于第一材料层101、第二材料层102及栅极结构103两侧，半导体衬底100上的第二材料层。
[0071]综上所述，本发明提供的PM0S晶体管结构及其制造方法中，在第一材料层、第二材料层及栅极结构两侧形成第三材料层以增加沟道区域应力的基础上，通过进行第二次刻蚀减小第一材料层的宽度，相应增加了第三材料层的体积，从而进一步增大沟道区域的应力，提高？103晶体管载流子迁移率；同时，第一材料层能够阻挡后续工艺中注入的硼离子的扩散，有利于形成更浅的超浅结，从而改善阈值电压的分布，降低短沟道效应，进一步提高器件性能
[0072] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
【权利要求】
1.一种PMOS晶体管的制造方法，其特征在于，包括: 提供一半导体衬底，在其上依次形成第一材料层与第二材料层； 在所述第二材料层上形成栅极结构； 以所述栅极结构为掩膜，依次对所述第二材料层、第一材料层以及部分半导体衬底进行第一次刻蚀； 对所述第一材料层的两侧进行第二次刻蚀； 在所述半导体衬底上形成第三材料层，所述第三材料层位于所述第一材料层、第二材料层和栅极结构的两侧。
2.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述第一材料层的材质为碳化硅。
3.如权利要求2所述的PMOS晶体管的制造方法，其特征在于，所述碳化硅中碳的摩尔比为0.05?0.2。
4.如权利要求3所述的PMOS晶体管的制造方法，其特征在于，所述第一材料层的厚度为 20nm ?80nm。
5.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述第二材料层的材质为娃。
6.如权利要求5所述的PMOS晶体管的制造方法，其特征在于，所述第二材料层的厚度为 1nm ?40nm。
7.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述第二次刻蚀为干法刻蚀。
8.如权利要求7所述的PMOS晶体管的制造方法，其特征在于，所述干法刻蚀采用CHF3/O2、CHF3/02/He等离子体进行刻蚀。
9.如权利要求8所述的PMOS晶体管的制造方法，其特征在于，所述干法刻蚀的压强为1.75Torr。
10.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述第二次刻蚀之后，第一材料层的宽度在所述栅极结构宽度的二分之一以上。
11.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述第三材料层的高度低于所述栅极结构的高度。
12.如权利要求11所述的PMOS晶体管的制造方法，其特征在于，所述第三材料层为锗化硅。
13.如权利要求12所述的PMOS晶体管的制造方法，其特征在于，所述锗化硅中锗的摩尔比为0.2?0.45。
14.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，在形成第三材料层之后还包括，进行B/BF2掺杂以形成LDD的步骤。
15.如权利要求14所述的PMOS晶体管的制造方法，其特征在于，所述B/BF2掺杂采用原位掺杂工艺，掺杂剂量为lE19/cm3?lE21/cm3。
16.如权利要求14所述的PMOS晶体管的制造方法，其特征在于，所述B/BF2.杂采用植入工艺，掺杂剂量为3E14/cm3?lE15/cm3，功率为500Kev?2Kev。
17.如权利要求1所述的PMOS晶体管的制造方法，其特征在于，所述半导体衬底为〈110〉、〈100〉或〈111〉晶格。
18.一种使用权利要求1?17所述的PMOS晶体管的制造方法制造的PMOS晶体管结构，其特征在于，包括: 半导体衬底； 位于所述半导体衬底上的第一材料层； 位于所述第一材料层上的第二材料层； 位于所述第二材料层上的栅极结构； 位于第一材料层、第二材料层及栅极结构两侧，半导体衬底上的第三材料层。
【文档编号】H01L29/06GK104425262SQ201310365513
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司