包括不对称硅化物结构的场效应晶体管及相关器件的制作方法
【专利摘要】本发明涉及一种鳍式场效应晶体管及其相关器件。该鳍式场效应晶体管可以包括鳍式场效应晶体管的源极区和漏极区。鳍式场效应晶体管的栅极可以横跨源极区与漏极区之间的鳍式场效应晶体管的鳍。第一硅化物层和第二硅化物层可以分别在源极区和漏极区上。第一硅化物层和第二硅化物层可以分别包括面对横跨鳍的栅极的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。
【专利说明】包括不对称硅化物结构的场效应晶体管及相关器件
[0001]相关申请的交叉引用
[0002]本申请要求于2012年9月26日提交的韩国专利申请N0.10-2012-0107381的优先权，该专利申请的全部公开通过引用结合到本文中。
【技术领域】
[0003]本发明构思的实施例涉及存储器件，并且更具体地涉及鳍式场效应晶体管(FET)。【背景技术】
[0004]随着FET变得更小并且其制造过程被更多地分段，相关晶体管接触件的复杂性会变成问题。随着此类接触件变得更加复杂，与那些接触件相关联的寄生电容会是个问题。
【发明内容】
[0005]根据本发明构思的实施例可以提供包括不对称硅化物结构的FET和相关器件。按照这些实施例，在本发明构思的一些实施例中，场效应晶体管可以包括在FET的源极上的第一硅化物层，其中，第一硅化物层可以与FET的栅极分离。第二硅化物层可以在FET的漏极上并且第二硅化物层可以与栅极分离，并且至少一个接触层可以在第一硅化物层和第二硅化物层中的每一个上。可以调节第一硅化物层和第二硅化物层中的至少一个的长宽比，使得第一硅化物层和第二硅化物层彼此不对称。
[0006]在根据本发明构思的一些实施例中，一种存储器件可以包括具有多个存储器单元的存储器单元阵列。外围电路可以配置成访问存储器单元，其中，每个存储器单元可以包括多个场效应晶体管。场效应晶体管可以包括在FET的源极上的第一硅化物层，其中，第一硅化物层可以与FET的栅极分离。第二硅化物层可以在FET的漏极上，其中，第二硅化物层可以与栅极分离，并且第二硅化物层相对于栅极的面积与第一硅化物层相对于栅极的面积具有非对称关系。至少一个接触件可以定位在第一硅化物层和第二硅化物层中的每一个上。
[0007]在根据本发明构思的一些实施例中，一种存储器控制器可以包括存储器件和可以配置成控制存储器件的操作的微处理器。该存储器件可以包括具有多个存储器单元的存储器单元阵列，所述多个存储器单元中的每一个可以包括多个场效应晶体管、可以配置成访问存储器单元阵列以执行读操作或写操作的访问控制电路以及可以配置成生成控制信号以用于控制访问控制电路的操作的控制信号生成电路。
[0008]在根据本发明构思的一些实施例中，一种系统芯片(SoC)可以包括中央处理单元(CPU)、可以配置成访问外部存储器以根据CPU的控制来读数据或写数据的存储器控制器以及可以配置成存储将根据CPU的控制来读或写的数据的存储器件。该存储器件可以包括具有多个存储器单元的存储器单元阵列和可以配置成访问存储器单元的外围电路。
[0009]每个存储器单元可以包括多个场效应晶体管。每个场效应晶体管可以包括位于源极上并与栅极分离的第一硅化物层。第二硅化物层可以定位在漏极上并与栅极分离，第二硅化物层相对于栅极的面积与第一硅化物层相对于栅极的面积可以具有非对称关系。至少一个接触件可以位于第一硅化物层和第二硅化物层中的每一个上。
[0010]在一些实施例中，一种鳍式场效应晶体管(finFET)可以包括finFET的源极区和漏极区。finFET的栅极可以横跨(cross over)源极区与漏极区之间的finFET的鳍。第一硅化物层和第二硅化物层可以分别在源极区和漏极区上。第一硅化物层和第二硅化物层可以分别包括面对横跨鳍的栅极的第一表面和第二表面，其中，第一表面和第二表面的尺寸是不同的。
【专利附图】
【附图说明】
[0011]通过参考附图来详细地描述本发明构思的示例性实施例，本发明构思的上述及其他特征和优点将变得更加显而易见，在所述附图中:
[0012]图1是场效应晶体管(FET)的透视图；
[0013]图2是根据本发明构思的一些实施例的FET的详细透视图；
[0014]图3是图2中所示的FET中的栅极的第一端处的硅化物的透视图；
[0015]图4是图2中所示的FET中的栅极的第二端处的硅化物的透视图；
[0016]图5是从图2中所示的FET中的栅极的第一端看到的硅化物和接触层的截面图；
[0017]图6是从图2中所示的FET中的栅极的第二端看到的硅化物和接触层的截面图；
[0018]图7是示出根据本发明构思的一些实施例的相对于单元晶体管中的硅化物长度的栅极-硅化物电容和源极/漏极表面电阻的示图；
[0019]图8是根据本发明构思的一些实施例的包括单元晶体管的位单元阵列中的寄生电容和电阻的电路图；
[0020]图9是示出相对于图8中所示的位单元阵列的单元晶体管中的硅化物长度的栅极-硅化物电容、源极/漏极表面电阻以及电阻-电容(RC)延迟的示图；
[0021]图10是根据本发明构思的一些实施例的单元晶体管的电路图；
[0022]图11是图10中所示的传输晶体管的电压-电流示图；
[0023]图12是比较示例中的根据使用平面工艺制造的静态随机存取存储器(SRAM)位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
[0024]图13是比较示例中的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
[0025]图14是根据本发明构思的一些实施例的根据包括FET的SRAM位单元中的传输晶体管和驱动晶体管的电流对比电流的示图；
[0026]图15是6晶体管(6T)存储器单元的电路图；
[0027]图16是8晶体管(8T)存储器单元的电路图；
[0028]图17是根据本发明构思的一些实施例的包括晶体管的存储器件的框图；
[0029]图18是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；
[0030]图19是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；
[0031]图20是根据本发明构思的一些实施例的包括图17中所示的存储器件的移动设备的框图；[0032]图21是根据本发明构思的一些实施例的包括图17中所示的存储器件的电子系统的框图；
[0033]图22是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储卡的框图；
[0034]图23是根据本发明构思的一些实施例的包括图17中所示的存储器件的成像系统的框图；
[0035]图24是根据本发明构思的一些实施例的包括图17中所示的存储器件的存储器系统的框图；以及
[0036]图25是根据本发明构思的一些实施例的包括图17中所示的存储器件的系统芯片(SoC)的框图。
【具体实施方式】
[0037]在本文中参考截面示图来描述本发明构思的示例性实施例，所述截面示图是理想化实施例和示例性实施例的中间结构的示意性示图。因而，作为例如制造技术和/或公差的结果的与图示形状的变化是可预期的。因此，不应将本发明构思的示例性实施例理解为局限于本文所示的特定形状，而是应当包括例如由制造引起的形状方面的偏差。
[0038]除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员一般理解的相同的含义。还将理解的是，应将诸如在常用词典中所定义的那些术语解释为具有与其在相关技术的上下文中一致的意义，并且不应当以理想化或过度形式化的意义来解释，除非在本文中明确地进行了这样的定义。
[0039]本文中所使用的术语是仅仅是出于描述特定示例性实施例的目的，并且并不意图限制实施例。本文所使用的单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文另外明确地指出。还将理解的是，当在本说明书中使用时，术语“包括”、“包含”和/或“含有”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组。
[0040]应当理解的是，当一个元件被称为“耦合到”、“连接到”或“可响应于”另一元件或“在另一元件上面”时，所述一个元件可以直接耦合到、连接到或可响应于所述另一元件或直接在所述另一元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接耦合至IJ”、“直接连接到”或“直接响应于”另一元件或“直接在另一元件上面”时，不存在中间元件。本文所使用的术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
[0041]应当理解的是，虽然在本文中可以使用术语第一、第二等来描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用来将元件彼此区别开。因此，在不脱离各实施例的指教的情况下，可以将第一元件称为第二元件。
[0042]在本文中可以为了便于描述而使用空间相对术语，诸如“下面”、“之下”、“下”、“之上”、“上”等，以描述如图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应当理解的是，除了图中所描绘的取向之外，这些空间相对术语还意图涵盖在使用或操作中的设备的不同取向。例如，如果图中的一个器件被翻转，则被描述为在其他元件的“之下”或“下面”的元件或特征将取向为在其他元件或特征“之上”。因此，示例性性术语“下面”可以涵盖之上和之下两种取向。可以另外地对器件进行取向(旋转90度或以其他取向)，并且可以相应地解释在本文中所使用的空间相对描述词。
[0043]图1是场效应晶体管(FET) 10的透视图。FETlO包括衬底5、绝缘层4、源极2、漏极3以及栅极I。绝缘层4形成在衬底5 (例如，Si衬底)上并且FETlO形成在绝缘层4 (例如，SiO2层)上。FETlO通常包括由硅或其他半导体材料形成的鳍(在源极2与漏极3之间)和由多晶硅或其他半导体材料形成以覆盖鳍的栅极I。在源极区与漏极区之间的栅极I下面延伸的鳍的一部分处形成沟道。FETlO具有围绕沟道的双栅极结构。
[0044]图2是根据本发明构思的一些实施例的FETlO的详细透视图。参考图2，FET10包括栅极1、源极2、漏极3、硅化物层6a和6b、一个或多个接触层7a、7b、8a和8b以及一个和多个金属线9a和％。
[0045]可以在鳍结构中实现FET10，通过蚀刻半导体衬底以形成硅鳍、用绝缘材料来填充相邻硅鳍之间的空间(或沟槽)以将相邻硅鳍彼此电隔离并使硅鳍的侧壁暴露来形成所述鳍结构。换言之，栅极I在源极2和漏极3之间，并且娃化物层6a和6b、接触层7a、7b、8a和8b以及金属线9a和9b被与栅极I分离。
[0046]接触层7a、7b、8a和8b被堆叠以分别将源极2和漏极3连接到金属线9a和％。换言之，接触层7a、7b、8a和8b分别将源极2和漏极3与金属线9a和9b电连接。
[0047]硅化物层6a和6b分别在接触层7a和7b与源极2和漏极3的上表面之间，以减小源极2和漏极3相对的表面电阻，并且将源极2和漏极3的高度调节至栅极I的高度。
[0048]具有鳍结构的FETlO可以在每个层(即，硅化物层和接触层)与栅极I之间具有寄生电容。当在源极2和/或漏极3中生成的信号被传送到金属线9a和9b时，FETlO的交流电(AC)性能可能由于寄生电容而退化。如本发明人所认识到的，与各层相关联的寄生电容越少，FETlO的性能可以越高 。每个层与栅极I之间的寄生电容由等式I给定:
[0049]C = i；,(I)
[0050]其中，C是各个寄生电容，Al是面对栅极I的层的面积，Dl是该层与栅极I之间的距离，ε是介电常数。换言之，为了减小寄生电容C，可以减小面对栅极I的层(例如，接触层或硅化物层)的面积Al，或者可以增加各层与栅极I之间的距离。替换地，可以调节所述面积和距离两者。在一些实施例中，该距离是从层的面至栅极的平均距离。
[0051]根据本发明构思的实施例，通过调节FETlO中的栅极I的两个侧面处的硅化物层6a和6b的长宽比来减少由于寄生电容而引起的退化。在一些实施例中，可以调节源极2侧处的第一硅化物层6a的长宽比，使得第一硅化物层6a和漏极3侧处的第二硅化物层6b在FETlO中是不对称的。在一些实施例中，可以调节漏极3侧处的第二硅化物层6b的长宽比，使得源极2侧处的第一硅化物层6a和第二硅化物层6b在FETlO中是不对称的。在一些实施例中，调节第一娃化物层6a和第二娃化物层6b两者的长宽比,使得第一娃化物层6a和第二硅化物层6b是不对称的。
[0052]图3是图2中所示的FETlO中的栅极I的第一端处的硅化物层6a和栅极I的透视图。图4是图2中所示的FETlO中的栅极I的第二端处的硅化物层6b和栅极I的透视图。图5是从图2中所示的FETlO中的栅极I的第一端看到的硅化物层6a和接触层7a和8a的截面图。图6是从图2中所示的FETlO中的栅极I的第二端看到的硅化物层6b和接触层7b和Sb的截面图。假设调节漏极3侧处的第二硅化物层6b的长宽比，使得第一硅化物层6a和第二硅化物层6b在FETlO中是不对称的。[0053]参考图3和图5，未调节第一硅化物层6a的长宽比，并且第一硅化物层6a面对栅极的表面相对于栅极I具有面积Al并且以距离Dl与栅极I分离。然而，参考图4和图6，调节第二硅化物层6b的表面60的长宽比，并且第二硅化物层6b相对于栅极I具有面积BI并且以距离Dl与栅极I分离。这时，面积Al大于面积BI。当第一硅化物层6a的表面50的横向长度和纵向长度分别是LI和L2时，第二硅化物层6b的表面60的面积BI的横向长度LI被减小至L3，使得面积Al和BI彼此不同，即是不对称的。可以不调节第一硅化物层6a和第二硅化物层6b的长度L2，这是因为会影响接触层7a和8a或7b和8b与源极2或漏极3之间的高度。
[0054]本发明构思不限于当前实施例。可以在FETlO中调节面对栅极I的两侧的硅化物层6a和6b的每个表面的长宽比，使得可以减少由于寄生电容而引起的退化。例如，可以通过调节FETlO中的源极2侧处的第一硅化物层6a的表面50的长宽比来在栅极I附近不对称地布置第一硅化物层6a和第二硅化物层6b。替换地，可以通过调节FETlO中的源极2侧处的第一硅化物层6a的表面50的长宽比和漏极3侧处的第二硅化物层6b的表面60的长宽比来在栅极I附近不对称地布置第一硅化物层6a和第二硅化物层6b。
[0055]图7是示出根据本发明构思的一些实施例的相对于单元晶体管中的硅化物长度L的栅极-硅化物电容和源极/漏极表面电阻的示图。参考图7，当如图3至图6中所示地减小硅化物层的横向长度(这时，L1>L3)以便减小栅极-硅化物面积(例如，Al)时，栅极-硅化物电容线性地减小。同时，使用等式2能够获得源极/漏极表面电阻:
I/ 、
[0056]R = p-?(2)
S
[0057]其中，R是表面电阻，P是电阻系数，“I”是长度，S是面积。
[0058]根据等式2，表面电阻R与面对栅极I的硅化物的面积Al成反比，并且与栅极I与硅化物之间的距离Dl成正比例。因此，当通过调节硅化物的横向长度而将硅化物的面积从Al减小至BI时，源极/漏极表面电阻增加。
[0059]换言之，当调节栅极I的两侧处的硅化物层6a和6b至不对称时，栅极-硅化物电容减小，但是源极/漏极表面电阻R增加。如果这仅仅在单个FETlO中发生，则可能不能构成FETlO的AC性能增加。然而，在包括多个FETlO的位单元阵列的情况下，AC性能增加。这将参考图8至图14来详细地描述。
[0060]图8是根据本发明构思的一些实施例的包括单元晶体管(即，FET10)的位单元阵列中的寄生电容和电阻的电路图。图9是示出相对于图8中所示的位单元阵列的FETlO中的硅化物长度L的栅极-硅化物电容、源极/漏极表面电阻以及电阻-电容(RC)延迟的示图。在图8中，Rsd表示源极-漏极寄生电阻，Rdl表示在FETlO的沟道中发生的寄生电阻，Rts表不栅极-娃化物电阻，Cts表不栅极-娃化物电容，Rca和Rstl表不栅极-接触件电阻，Cca和Cstl表不栅极-接触件电容，Csi和Rsi分别表不栅极-金属电容和栅极-金属电阻。
[0061]当针对位单元阵列对寄生电容和寄生电阻进行建模时，“η”个FET Dl至Dn被并联连接至单个位线，如图8中所示。即使存在多个栅极-硅化物电阻Rts，由于并联连接而仅一个栅极-硅化物电阻Rts实质上具有影响，如圆圈El中所示，这是因为字线激活一个FETDl以读取数据位。总电阻RT()tal是当使能单个位线时具有影响的电阻的和，并且被定义为等式3:
[0062]Rjotai — Rch+Rsd+RTS+RcA+RsO+Rsi+RD2.⑶
[0063]在这里，由于栅极-接触件电阻Rca和Rstl及栅极-金属电阻Rsi是固定的，所以总电阻Rt^i实质上受到栅极-硅化物电阻Rts的影响。多个栅极-硅化物电容Cts被并联地连接。每个位单元的电容Cdi基于串联连接被定义为等式4，并且每个位线的电容CT()tal基于并联连接被定义为等式5:
【权利要求】
1.一种场效应晶体管,包括: 在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离； 在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离；以及 在所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触层， 其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层和所述第二硅化物层彼此不对称。
2.权利要求1的场效应晶体管，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积小于所述第二硅化物层的面对所述栅极的表面的面积。
3.权利要求1的场效应晶体管，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一 个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积大于所述第二硅化物层的面对所述栅极的表面的面积。
4.权利要求2的场效应晶体管,其中，所述第一娃化物层的横向长度比所述第二娃化物层的横向长度更短，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
5.权利要求3的场效应晶体管,其中,所述第一娃化物层的横向长度比所述第二娃化物层的横向长度更长，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
6.—种存储器件,包括: 存储器单元阵列，其包括多个存储器单元；以及 外围电路，其配置成访问所述存储器单元， 其中，每个存储器单元包括多个场效应晶体管，并且 每个所述场效应晶体管包括: 在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离； 在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离，所述第二硅化物层相对于所述栅极的面积与所述第一硅化物层相对于所述栅极的面积具有非对称关系；以及 位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件。
7.权利要求6的存储器件，其中，调节所述第一硅化物层和所述第二硅化物层中的至少一个的长宽比，使得所述第一硅化物层的面对所述栅极的表面的面积大于所述第二硅化物层的面对所述栅极的表面的面积。
8.权利要求7的存储器件，其中，所述第一硅化物层的横向长度比所述第二硅化物层的横向长度更长，并且所述第一硅化物层的纵向长度等于所述第二硅化物层的纵向长度。
9.权利要求6的存储器件，其中，每个存储器单元包括: 第一反相器，其包括至少两个所述场效应晶体管； 第二反相器，其包括至少两个所述场效应晶体管，并且所述第二反相器与所述第一反相器交叉耦合；以及 分别与所述第一反相器和所述第二反相器连接的一对字线传输晶体管，用以在所述第一反相器与所述第二反相器之间读和写数据位。
10.权利要求9的存储器件，其中，每个存储器单元还包括: 读晶体管，其配置成当使能读字线时从预充电读位线吸引读电流；以及 读驱动晶体管，其配置成在所述第一反相器与所述第二反相器之间生成所述读电流， 所述第一反相器、所述第二反相器以及所述一对字线传输晶体管连接在一对写位线之间，并且 所述一对字线传输晶体管连接到写字线。
11.权利要求9的存储器件，其中，所述第一反相器和所述第二反相器中的每一个包括: 所述多个场效应晶体管中的一个场效应晶体管，该场效应晶体管为P型；以及所述多个场效应晶体管中的一个场效应晶体管，该场效应晶体管为N型，与所述P型场效应晶体管串联连接，并且与所述P型场效应晶体管的栅极共享输入信号。
12.权利要求6的存储器件，其中，所述存储器件包括静态随机存取存储器器件。
13.一种存储器控制器，包括: 存储器件；以及 微处理器，其配置成控制所述存储器件的操作， 其中，所述存储器件包括: 包括多个存储器单元的存储器单元阵列，所述多个存储器单元中的每一个包括多个场效应晶体管； 访问控制电路，其配置成访问所述存储器单元阵列以执行读操作或写操作；以及 控制信号生成电路，其配置成生成控制信号以用于控制所述访问控制电路的操作，并且 每个所述场效应晶体管包括: 在所述场效应晶体管的源极上的第一硅化物层，所述第一硅化物层与所述场效应晶体管的栅极分离； 在所述场效应晶体管的漏极上的第二硅化物层，所述第二硅化物层与所述栅极分离，所述第二硅化物层相对于所述栅极的面积与所述第一硅化物层相对于所述栅极的面积具有非对称关系；以及 位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件。
14.权利要求13的存储器控制器，其中，所述存储器件和所述微处理器包括在单个芯片中。
15.—种存储器系统,包括: 非易失性存储器件；以及 权利要求13的存储器控制器，其配置成控制所述非易失性存储器件的操作， 其中，所述存储器控制器使用所述访问控制电路将来自所述非易失性存储器件的数据写到所述存储器件，并且将来自所述访问控制电路的数据传送到所述非易失性存储器件。
16.权利要求15的存储器系统，其中，所述存储器系统包括多芯片封装件。
17.一种存储卡，包括: 卡接口 ； 非易失性存储器件；以及 权利要求13的存储器控制器，其配置成使得在所述卡接口与所述非易失性存储器件之间交换数据。
18.—种固态盘,包括: 非易失性存储器件； 权利要求13的存储器控制器，其配置成控制包括所述非易失性存储器件的多个非易失性存储器件的数据处理操作；以及 缓冲器管理器，其配置成控制在所述存储器控制器与主机之间传输的数据存储在易失性存储器件中。
19.一种系统芯片,包括: 中央处理单元； 存储器控制器，其配置成访问外部存储器以根据所述中央处理单元的控制来读或写数据；以及 存储器件，其配置成存储将根据所述中央处理单元的控制来读或写的数据， 其中，所述存储器件包括:具有多个存储器单元的存储器单元阵列；以及配置成访问上述存储器单元的外围电路， 其中，每个存储器单元包括多个场效应晶体管，并且 其中，每个所述场效应晶体管包括:位于源极上并且与栅极分离的第一硅化物层；位于漏极上并且与所述栅极分离的第二硅化物层，所述第二硅化物层相对于所述栅极的面积与所述第一硅化物层相对于所述栅极的面积具有非对称关系；以及位于所述第一硅化物层和所述第二硅化物层中的每一个上的至少一个接触件。
20.一种鳍式场效应晶体管，包括: 所述鳍式场效应晶体管的源极区和漏极区； 所述鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述鳍式场效应晶体管的轄；以及 分别在所述源极区和所述漏极区上的第一硅化物层和第二硅化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和所述第二表面的尺寸是不同的。
21.权利要求20的鳍式场效应晶体管，其中，所述第一表面和所述第二表面包括各自不同的长宽比。
22.权利要求20的鳍式场效应晶体管，其中，所述第一表面和所述第二表面中的每一个分别限定了各自的第一面积和第二面积，所述第一面积和所述第二面积中的每一个由在所述栅极横跨所述鳍的第一方向上的第一尺寸和在与所述第一方向正交的第二方向上的第二尺寸所限定。
23.权利要求22的鳍式场效应晶体管，其中，所述第一表面和所述第二表面的第二尺寸彼此相同。
24.权利要求22的鳍式场效应晶体管，其中，所述第一表面和所述第二表面的第一尺寸彼此不同。
25.权利要求20的鳍式场效应晶体管，还包括: 分别在所述第一硅化物层和所述第二硅化物层上的第一接触层和第二接触层。
26.权利要求25的鳍式场效应晶体管，其中，所述第一硅化物层或所述第二硅化物层限定了被所述第一接触层或所述第二接触层接触的覆盖区，该覆盖区小于所述第一接触层或所述第二接触层的覆盖区。
27.权利要求25的鳍式场效应晶体管，其中，所述第一硅化物层或所述第二硅化物层限定了被所述第一接触层或所述第二接触层接触的覆盖区，该覆盖区等于所述第一接触层或所述第二接触层的覆盖区。
28.权利要求20的鳍式场效应晶体管，其中，所述鳍式场效应晶体管包括在静态随机存取存储器单元中的第一鳍式场效应晶体管，所述静态随机存取存储器单元还包括第二鳍式场效应晶体管，所述第二鳍式场效应晶体管包括: 所述第二鳍式场效应晶体管的源极区和漏极区； 所述第二鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述第二鳍式场效应晶体管的鳍；以及 分别在所述源极区和所述漏极区上的第一硅化物层和第二硅化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的， 其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管分别包括用于所述静态随机存取存储器单元`的驱动鳍式场效应晶体管和用于所述静态随机存取存储器单元的传输鳍式场效应晶体管。
29.权利要求20的鳍式场效应晶体管，其中，所述鳍式场效应晶体管包括在静态随机存取存储器单元中的第一鳍式场效应晶体管，所述静态随机存取存储器单元还包括第二鳍式场效应晶体管，所述第二鳍式场效应晶体管包括: 所述第二鳍式场效应晶体管的源极区和漏极区； 所述第二鳍式场效应晶体管的栅极，其横跨所述源极区和所述漏极区之间的所述第二鳍式场效应晶体管的鳍；以及 分别在所述源极区和所述漏极区上的第一硅化物层和第二娃化物层，所述第一硅化物层和所述第二硅化物层分别包括面对横跨所述鳍的栅极的第一表面和第二表面，其中，所述第一表面和第二表面的尺寸是相等的， 其中，所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管分别包括用于所述静态随机存取存储器单元的传输鳍式场效应晶体管和用于所述静态随机存取存储器单元的驱动鳍式场效应晶体管。
30.一种存储器单元阵列，其包括至少一个权利要求20的鳍式场效应晶体管。
【文档编号】H01L27/105GK103681865SQ201310445019
【公开日】2014年3月26日 申请日期:2013年9月26日 优先权日:2012年9月26日
【发明者】宋泰中, 金奎泓, 朴在浩, 郑钟勋 申请人:三星电子株式会社