形成具有不对称电介质区域的半导体器件的方法及其结构的制作方法

专利名称：形成具有不对称电介质区域的半导体器件的方法及其结构的制作方法
技术领域：
本发明总的涉及半导体器件，更具体地说涉及具有非对称电介质 区域的半导体器件。
背景技术：
诸如MOSFET(金属氧化物半导体场效应晶体管)的半导体器件 可以具有非对称的摻杂源极和漏极区以增加驱动电流并减少宇称 (parity)。在现有技术中，非对称的源极和漏极摻杂区可以具有不同的 掺杂剂或不同数量的注入区。此外，为了形成不同的摻杂剂区域，栅 电极两侧上的间隔件可以具有不同的形状或尺寸。虽然这些现有技术 允许增加驱动电流，但是为了形成这些非对称掺杂的半导体器件，要 采用另外的加工步驟，从而不期望地增加了循环时间。因此，需要获 得非对称掺杂的源极和漏极区的优点而又不会显著增加循环时间。


通过举例来说明本发明，但本发明不限于附图，在附图中相同的 附图标记表示相似的元素。
图1示出在根据本发明的实施例注入氧化增强核素(species)时工 件一部分的截面视图2示出在按照本发明的实施例注入氧化增强核素之后的图1的
工件；
图3示出在按照本发明实施例形成电介质层之后的图2的工件； 图4示出在按照本发明实施例进行额外的处理以形成半导体器件 之后的图3的工件；
图5示出在按照本发明实施例注入氧化减弱(reduction)核素时的 图2的工件；
图6示出在按照本发明实施例注入氧化减弱物质之后的图5的工件。
本领域的技术人员应当理解，附图中的元素是为简单和清楚起见 而示出的，不一定按比例绘制。例如，附图中某些元素的尺度可以相 对于其它元素夸大，以帮助理解本发明的实施例。
具体实施例方式
图1示出执行掺杂时工件10的一部分的截面视图，该工件具有 半导体衬底12、第一电介质层14、栅电极16、源极区18和漏极区20。 工件10是半导体晶片的一部分，并且将经历各种处理以形成半导体器 件。半导体衬底12可以是任何半导体材料或材料的组合，如砷化镓、 硅锗、绝缘体上硅(SOI)(例如完全耗尽的SOI(FDSOI))、硅、单晶硅 等以及上述材料的组合。第一电介质层14可以是二氧化硅、高介电常 数(hi-k)电介质(如氧化铪或氧化锆)等，或它们的组合。在一个实施例 中，第一电介质层14是氧化铪，其中底层是二氧化硅，它可以是天然 的二氧化硅。尽管如图1所示第一电介质层14没有被构图，但是其可 以被构图。例如，可以在对栅电极层构图以形成栅电极16对去除第一 电介质层14的不在栅电极16之下的部分。栅电极16可以是任何合适 的材料，如多硅(其随后可以被掺杂)、金属栅极等，或它们的组合。 第一电介质层14和栅电极16通过任何合适的过程如热氧化、化学汽 相沉积(CVD)、物理汽相沉积(PVD)等以及它们的组合来形成。本领域 的技术人员应当认识到，源极区18和漏极区20可以交换，从而源极 区18位于栅电极16的右侧，而漏极区20位于栅电极16的左侧。在 一个实施例中，在处理的该时刻还没有掺杂以便在源极区18或漏极区 20中形成源极和漏极区。换句话说，还没有进行延伸或晕环注入。
用氧化增强核素22注入图1中的工件10。在进一步说明之后就 将更好地理解，该氧化增强核素22被注入半导体村底12和栅电极16 加强氧化生长。尽管未示出，可以在工
件10上(以及在半导体衬底12上)形成诸如光致抗蚀剂的掩模，并且 对其构图以暴露工件10内将设置氧化增强核素22的区域。如果使用 掩模，则可以垂直于工件10或以倾斜从而半导体村底12和注入之间 的角度小于90度的方式进行注入。如果不使用掩模或者掩模被构图为 既暴露源极区18又暴露漏极区20，则优选倾斜，从而可以在其中一 个区域——在优选实施例中是源极区18——中形成阴影区域24。阴影 区域24是其中没有氧化增强核素22经过的区域，从而阴影区域24 周围的区域不会被注入氧化增强核素22。在图l所示的实施例中，阴 影区域24防止氧化增强核素22注入第一电介质层14、栅电极16和 半导体衬底12的部分中，在讨论了图2之后将更好的理解这一点。在 一个实施例中，所述倾斜角大约等于5至30度。但是最令人满意的倾 斜角取决于栅电极16的高度和密度。栅电极16越高和密度越大，则 令人满意的是使用越小的倾斜角。
氧化增强核素22可以是氧、锗、氟、氯等等或它们的组合。所 使用的能量最好足够低，使得氧化增强核素22在半导体衬底12和栅 电极16中到达期望的深度。在一个实施例中，所期望的深度大约是5 至10nm。在一个实施例中，能量在大约2至8 keV之间。所选择的 实际能量取决于期望的深度，而该深度可以根据特征的尺度、可能发 生的其它处理以及所使用的核素而改变。此外，可以使用任何剂量。 在一个实施例中，使用1E15/cii^的剂量。在优选实施例中，用锗作为 5keV且lE15/cn^剂量的氧化增强核素22。在一个实施例中，令人满 意的是对于N型半导体器件使用氟，对于P型半导体器件使用锗。
图2示出按照图1所示的实施例倾斜注入氧化增强核素22之后 产生的注入的氧化增强区域26。氧化增强区域26存在于漏极区20、 栅电极16的上表面和栅电极16的第一侧面中。氧化增强区域26还存 在于源极区18的第一部分和栅电极16的第二侧面的第一部分中。在 源极区18的第二部分和栅电极16的第二侧面的第二部分中没有氧化 增强区域26是因为阴影区域。因此，在栅电极第二侧面之下和邻近的
区域以及栅电极的位于栅电极第二侧面邻近的一部分区域不包括氧化
增强区域26。相反，在栅电极第一侧面之下和邻近的一部分区域以及 栅电极的位于栅电极第一侧面邻近的一部分区域包括氧化增强区域 26。
如图3所示，在形成氧化增强区域26之后，半导体衬底12的部 分，以及可选地，栅电极16的部分，转换为笫二电介质层40。如果 选择用于栅电极16的材料在暴露于用于氧化部分半导体衬底12的环 境中时不发生氧化，则栅电极16的部分可能无法转换。因此，所产生 的电介质材料取决于用于栅电极16和半导体衬底12的材料。在一个 实施例中，在栅电极16和半导体衬底12包括硅的情况下，第二电介 质层40是二氧化硅。第二电介质层40可以与用于第一电介质层14 的材料相同或不同。
在一个实施例中，所述转换是通过对工件IO退火来进行的。例 如，该转换可以通过在干氧环境中以大约700到IOOO摄氏度之间的温 度进行热氧化来进行。可以使用氮气以及可能的氧气的环境。热氧化 的时间根据使用的温度而变化。例如，热氧化的持续时间可以是在10 分钟至2小时之间。但是，如果热氧化的温度大约为IOOO摄氏度，则 热氧化的持续时间可以短，如10分钟。随着温度降低，持续时间将增 加。但是笫二电介质层40可以通过任何合适的方法来形成，如除热氧 化之外的其它氧化过程。
如图3所示，第二电介质层40的形成在栅电极16和半导体衬底 12的氧化增强区域26中的部分具有大于第二电介质层40其余部分的 厚度。如果栅电极16的部分被转换为第二电介质层40,则由于在栅 电极16的第一侧面上存在氧化增强区域26而在邻近栅电极16的区域 中不存在氧化增强区域26，在栅电极16的第二侧面上的第二电介质 层40的厚度小于在栅电极16的第一侧面上的笫二电介质层40的厚 度。
由于氧化增强区域26，源极区18中的区域46比漏极区20中的 区域48厚。在栅电极16、第一电介质层14和邻近栅电极16的第一
侧面的半导体衬底12相交之处是第一电介质区域44。在栅电极16、 第一电介质层14和邻近栅电极16的第二侧面的半导体衬底12相交之 处是第二电介质区域42。第一电介质区域44和第二电介质区域42都 形成鸟嘴(bird's beak)，鸟嘴是赋予具有鸟嘴形状的电介质区域的名 称，如在用于形成隔离区域的LOCOS(局部氧化)处理期间产生的鸟 嘴。由于在第二电介质区域42中以及附近没有氧化增强区域26，第 二电介质区域42小于第一电介质区域44。在一个实施例中，第二电 介质区域42的厚度大约是第一电介质区域44的l/2。在一个实施例中， 第二电介质区域42的厚度大约是2nm，第一电介质区域44的厚度大 约是4nm。如图3所示，第三电介质区域位于第一电介质区域44和 第二电介质区域42之间，第三电介质区域比第一电介质区域44和第 二电介质区域42都薄，因为第三电介质区域在转换处理期间没有被充 分氧化。第三电介质区域是第一电介质层14的一部分。因此，栅极电 介质，即栅电极16下方的电介质，包括第一电介质区域44、第二电 介质区域42和第一电介质层14的一部分。因此，栅极电介质是具有 非对称鸟嘴或电介质区域的电介质，其中一端的电介质区域比另一端 的电介质区域厚。第一电介质层14可以是与第二电介质层40相同的 材料。可替换地，可以使用不同的材料。在一个实施例中，栅极电介 质由两个电介质制成，其中端部是相同的材料，而端部之间的区域是 不同的材料；此外，端部是非对称的电介质区域，其中一端的电介质 区域比另一端的电介质区域厚。
第一电介质区域44和第二电介质区域42作为栅极电介质的部分 的存在，减小了半导体器件中的延迟和电容而没有降低电流。随着第 一电介质区域44和第二电介质区域42的宽度增加，驱动电流下降。 由于第一电介质区域44的厚度大于形成栅极电介质的第一电介质层 14的厚度，因此在半导体器件工作期间形成的反型层在漏极饱和区域 附近被夹断，使得饱和漏极电流对栅极-漏极重叠不敏感。栅极-漏 极重叠电容在第一电介质区域44的厚度增加时改善。能够获得的最大 斜度(steep)改善大约是3.4%。
第一电介质区域44和第二电介质区域42可以完全位于栅电极之 下或者栅电极16和围绕栅电极16的第二电介质层40之下，但是这些 区域中的一些可以延伸到被栅电极和第二电介质层40覆盖的区域之 外。无论如何，第一电介质区域44和第二电介质区域42的至少部分 将位于栅电极16之下。
在形成了第二电介质层40之后，继续传统的处理以形成半导体 器件，如图4所示。首先，分别在源极区18和漏极区20中形成源极 延伸50和漏极延伸52。在形成了源极延伸50和漏极延伸52之后， 例如通过CVD形成诸如氮化硅的第三电介质层，并对其构图以形成 间隔件54。接着，在源极区18中形成深源极区56，在漏极区20中形 成深漏极区58。在形成间隔件54时或在形成深源极区56和深漏极区 58之后，可以去除第二电介质层40的部分以形成第四电介质49和第 五电介质43。第四电介质49比第五电介质43薄，因为在转换为第五 电介质43的区域中存在比在转换为第四电介质49的区域中更多的氧 化增强核素。
接着，在深源极区56和深漏极区58上形成珪化物60。此外，如 果栅电极16包括硅，则在栅电极16上形成硅化物。然后，在工件IO 上形成层间电介质层64，并对其构图以形成开口，稍后将在该开口中 填充导电材料以形成触点62。在图4所示的截面中，触点62形成在 源极区18和漏极区20中。此外，形成触点(未示出)并与栅电极16连 接。
在图l-4所示的实施例中，注入氧化增强核素。可替换地，注入 氧化减弱核素。在另一个实施例中，除了氧化增强核素之外还注入氧 化减弱核素，如图5和6所示。换句话说，在一个实施例中执行氧化 增强核素和氧化减弱核素的共同注入。
如图5所示，在形成氧化增强区域26之后将氧化减弱核素28如 氮注入工件10。氧化减弱核素28注入半导体衬底12和栅电极16的 部分中从而在这些区域中抑制氧化生长。尽管未示出，可以在工件IO 上(以及在半导体衬底12上)形成诸如光致抗蚀剂的掩模，并且对其构
图以暴露氧化减弱核素28将要注入的区域。如果使用掩模，则可以垂 直于工件10或以倾斜从而半导体衬底12和注入之间的角度小于卯 度的方式进行注入。如果不使用掩模或者掩模被构图为既暴露源极区 18又暴露漏极区20,则优选倾斜，从而可以在其中一个区域——在优 选实施例中是漏极区20——中形成阴影区域30。阴影区域30类似于 图1的阴影区域24，因为它是其中没有氧化减弱核素28经过的区域， 从而阴影区域30附近的区域不会被注入氧化减弱核素28。在图5所 示的实施例中，阴影区域30防止氧化减弱核素28注入第一电介质层 14、栅电极16和半导体衬底12的部分中，在讨论了图6之后将更好 的理解这一点。在一个实施例中，所述倾斜角大约等于5至30度。但 是最令人满意的倾斜角取决于栅电极16的高度和密度。栅电极16越 高和密度越大，则令人满意的是使用越小的倾斜角。
在一个实施例中，氧化减弱核素28是氮。所使用的能量最好足 够低，使得氧化减弱核素28在半导体衬底12和栅电极16中到达期望 的深度。在一个实施例中，所期望的深度在大约5至10nm之间。在 一个实施例中，能量在大约1至3keV之间。所选择的能量取决于期 望的深度，而该深度可以根据特征的尺度、可能发生的其它处理以及 所使用的核素而改变。此外，可以使用任何剂量。在一个实施例中， 使用1E15/cm2的剂量。
图6示出在倾斜注入氧化减弱核素28和氧化增强核素22之后所 产生的注入的氧化增强区域26、氧化减弱区域32以及包括氧化增强 核素和氧化减弱核素的组合区域34。氧化增强区域26存在于暴露给 氧化增强核素并且靠近阴影区域30的区域中。氧化增强区域26靠近 栅电极16的第一侧面，氧化減弱区域32是暴露给氧化减弱核素并且 靠近阴影区域24的区域。氧化减弱区域靠近栅电极16的第一侧面。 组合区域34位于漏极区20中离位于栅电极16之下的区域一定距离 处，位于源极区18中离位于栅电极16之下的区域一定距离处，以及 位于栅电极16的最顶部区域中。
在形成氧化减弱区域32之后，半导体衬底12的部分，以及可选
地，栅电极16的部分，利用参照图3讨论的任何工艺转换为电介质层。 氧化减弱区域32抑制电介质的生长，而氧化增强区域26加强电介质 生长。组合区域34对氧化物生长的影响将取决于氧化减弱核素和氧化 增强核素的相对量。组合区域34可以抑制或加强电介质生长。作为替 代，氧化减弱核素和氧化增强核素的影响可以相互抵消，因此组合区
此，组合;域34的存在可以不影响电介质生长。在形成电;质层之后， 执行参照图4讨论的附加处理。
在一个实施例中，用于形成半导体器件的方法包括形成半导体衬 底，在半导体衬底上形成具有第一侧面和第二侧面的栅电极，在栅电 极之下形成栅极电介质，其中栅极电介质具有位于栅电极之下并邻近 栅电极的第一侧面的第一区域、位于栅电极之下并邻近栅电极的第二 侧面的笫二区域、以及位于栅电极之下并介于第一区域和第二区域之 间的第三区域，其中第一区域比第二区域薄，第三区域比第一区域薄 且比第二区域薄。在一个实施例中，在栅电极之下形成栅极电介质还 包括形成第一电介质层，向半导体衬底注入氧化增强核素以形成氧化 增强区域，以及氧化该氧化增强区域；在一个实施例中，注入氧化增 强核素还包括向栅电极注入氧化增强核素以形成氧化增强区域；在一 个实施例中，该注入是倾斜地执行的。在一个实施例中，在栅电极之 下形成栅极电介质还包括形成第一电介质层，向半导体衬底注入氧化 减弱核素以形成氧化减弱区域，以及氧化该半导体衬底。在一个实施 例中，注入氧化减弱核素还包括向栅电极注入氧化减弱核素以形成氧 化减弱区域，在一个实施例中，该注入是倾斜地执行的。在一个实施 例中，在栅电极之下形成栅极电介质还包括形成第一电介质层，向半 导体衬底注入氧化增强核素以形成氧化增强区域，向半导体衬底注入 氧化减弱核素以形成氧化减弱区域，以及氧化半导体衬底，其中氧化 包括在氧化增强区域中形成电介质。在一个实施例中，该方法还包括 在形成栅极电介质之后形成源极延伸区域和漏极延伸区域，其中源极 延伸区域比漏极延伸区域深。在一个实施例中，该方法还包括在形成
栅极电介质之后，形成邻近栅电极的第一侧面的第一间隔件和邻近栅 电极的第二侧面的第二间隔件。
在一个实施例中，用于形成半导体器件的方法包括提供半导体衬 底，在该半导体衬底上形成电介质层，在该电介质层上形成栅电极， 其中该栅电极具有第一侧面和与第一侧面相对的第二侧面，向栅电极 的第一侧面和半导体衬底的第一区域注入氧化增强核素，其中该第一 区域位于栅电极之下并且邻近栅电极的第一侧面，将第一区域转换为 第一电介质，将半导体衬底的第二区域转换为第二电介质，其中该第 二区域位于栅电极之下并且邻近栅电极的笫二侧面，第一电介质的厚 度大于第二电介质的厚度。在一个实施例中，转换包括对半导体衬底 进行退火。在一个实施例中，注入包括注入从锗、氧、氟和氯中选择 的至少一种核素。在一个实施例中，该方法还包括向第二区域注入氧 化减弱核素.在一个实施例中，注入氧化减弱核素包括注入氮。在一 个实施例中，该方法还包括在转换第一区域和第二区域之后形成源极 延伸区域和漏极延伸区域，其中源极延伸区域比漏极延伸区域深。在 一个实施例中，该方法还包括在转换之后形成邻近栅电极的第一侧面 的第 一 间隔件和邻近栅电极的第二侧面的第二间隔件。在一个实施例 中，倾斜执行注入。
在一个实施例中，半导体器件包括半导体衬底、半导体衬底上具 有第一侧面和第二侧面的栅电极、以及位于栅电极之下的栅极电介质， 其中栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一 区域、位于栅电极之下并邻近栅电极的第二侧面的第二区域、以及位 于栅电极之下并介于第一区域和第二区域之间的第三区域，其中第一 区域比第二区域薄，第三区域比第一区域薄且比第二区域薄。在一个 实施例中，栅电极的第一侧面包括第一电介质，第二侧面包括第二电 介质，其中第二电介质比第一电介质厚。在一个实施例中，第一区域
的厚度是第二区域的厚度的至少2倍。在一个实施例中，半导体器件 还包括延伸区域，其中第一区域之下的延伸区域比笫二区域之下的延 伸区域深。在一个实施例中，第一区域是源极区，第二区域是漏极区。
在一个实施例中，第一区域是漏极区，第二区域是源极区。
到现在应当理解已经提供了一种鸟嘴电介质在栅极电介质的一 侧(如半导体器件的漏极侧)形成得较厚的结构。可替换地，该较厚的 电解质可以在源极侧。此外，讲述了一种通过执行氧化增强注入、氧 化减弱注入或两者都进行来制作这种结构的方法。在一个实施例中， 采用成角度的注入，使得能够在一侧形成阴影而在另一侧注入氧化增 强或氧化减弱核素。该方法的实施是成本低廉的，因为使用的是无掩 模注入过程或只釆用 一个附加掩模的工艺。所产生的结构提供了增强
的性能，如减小了延迟并降低了电容(Cgd和密勒(Miller)电容)而没有 减小电流。此外，在最高场(field)(例如栅电极附近的漏极区)之处具有 厚氧化物将减小泄漏并提高可靠性。
在上面的说明中，本发明是参照具体实施例来描述的。但是，本 领域的技术人员可以理解，在不脱离如所附权利要求提出的本发明范 围的情况下，可以作出各种修改和变化。例如，可以使用与图中所示 的不同的半导体器件。例如，该半导体器件可以是FinFET或非易失 性存储器(NVM)器件。
因此，说明书和附图被认为是说明性的而非限制性的，而且期望 所有这样的修改都涵盖在本发明的范围内。
此外，说明书和权利要求中的术语"前面"、"后面"、"顶部"、"底 部"、"之上"、"之下，，等等，如果有的话，是用于描述目的而不是一定 在描述永久的相对位置。应当理解，这样使用的术语可以在适当情况 下互换，使得在此描述的本发明实施例例如可以在与这里示出或描述 的不同的方向上操作。
上面参照具体实施例描述了益处、其它优点和对问题的解决方 案。但是，这些益处、优点、对问题的解决方案和可能导致任何益处、 优点或解决方案发生或变得更为显著的元素不能解释为任何或全部权 利要求的关键的、必须的或基本的特征或元素。在这里使用的术语"包 括(comprises、 comprising)，，或其它变形意欲涵盖非排他性包含，使得 包括一系列元素的过程、方法、物品或装置不仅包括这些元素，而且
还可以包括其它没有明确列出或这些过程，方法，物品或装置所固有
的元素。术语"一"、"一个"("a"、 "an，，)在此定义为一个或多个。
权利要求
1. 一种用于形成半导体器件的方法，该方法包括:形成半导体衬底；在该半导体衬底上形成具有第一侧面和第二侧面的栅电极；在栅电极之下形成栅极电介质，其中栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一区域、位于栅电极之下并邻近栅电极的第二侧面的第二区域、以及位于栅电极之下并介于第一区域和第二区域之间的第三区域；其中第一区域比第二区域薄，第三区域比第一区域薄且比第二区域薄。
2. 根据权利要求1所述的方法，其中在栅电极之下形成栅极电 介质还包括形成第一电介质层；向半导体衬底注入氧化增强核素以形成氧化增强区域；以及 氧化该氧化增强区域。
3. 根据权利要求2所述的方法，其中注入氧化增强核素还包括 向栅电极注入氧化增强核素以形成氧化增强区域。
4. 根据权利要求2所述的方法，其中所述注入是倾斜地执行的。
5. 根据权利要求1所述的方法，其中在栅电极之下形成栅极电 介质还包括形成第一电介质层；向半导体村底注入氧化减弱核素以形成氧化减弱区域；以及 氧化该半导体衬底。
6. 根据权利要求5所述的方法，其中注入氧化增强核素还包括 向栅电极注入氧化减弱核素以形成氧化减弱区域。
7. 根据权利要求5所述的方法，其中所述注入是倾斜地执行的。
8. 根据权利要求1所述的方法，其中在栅电极之下形成栅极电 介质还包括形成第一电介质层；向半导体衬底注入氧化增强核素以形成氧化增强区域； 向半导体衬底注入氧化减弱核素以形成氧化减弱区域；以及氧化半导体衬底，其中氧化包括在氧化增强区域中形成电介质。
9. 根据权利要求l所述的方法，还包括 在形成栅极电介质之后形成源极延伸区域和漏极延伸区域，其中源极延伸区域比漏极延伸区域深。
10. 根据权利要求l所述的方法，还包括 在形成栅极电介质之后，形成邻近栅电极的第一侧面的第一间隔件和邻近栅电极的第二侧面的第二间隔件。
11. 一种用于形成半导体器件的方法，该方法包括 提供半导体衬底；在该半导体衬底上形成电介质层；在该电介质层上形成栅电极，其中该栅电极具有第一侧面和与第 一侧面相对的第二侧面；向栅电极的第一侧面和半导体村底的第一区域注入氧化增强核 素，其中该第一区域位于栅电极之下并且邻近栅电极的第一侧面；以 及将半导体衬底的第一区域转换为第一电介质，将半导体衬底的第 二区域转换为第二电介质，其中该第二区域位于栅电极之下并且邻近 栅电极的第二侧面，其中第一电介质的厚度大于第二电介质的厚度。
12. 根据权利要求11所述的方法，其中所述转换包括对半导体 衬底进行退火。
13. 根据权利要求ll所述的方法，其中所述注入包括注入从锗、 氧、氟和氯中选择的至少一种核素。
14. 4艮据权利要求11所述的方法，还包括向第二区域注入氧化 减弱核素。
15. 根据权利要求14所述的方法，其中注入氧化减弱核素包括 注入氮。
16. 根据权利要求ll所述的方法，还包括 在转换第一区域和第二区域之后形成源极延伸区域和漏极延伸区域，其中源极延伸区域比漏极延伸区域深。
17. 根据权利要求ll所述的方法，还包括在转换之后形成邻近栅电极的第一侧面的笫一 间隔件和邻近栅 电极的第二侧面的第二间隔件。
18. 根据权利要求ll所述的方法，其中倾斜地执行注入。
19. 一种半导体器件，包括 半导体衬底；半导体衬底上具有第一侧面和第二侧面的栅电极；以及 位于栅电极之下的栅极电介质，其中栅极电介质具有位于栅电极 之下并邻近栅电极的第一侧面的笫一区域、位于栅电极之下并邻近栅电极的第二侧面的第二区域、以及位于栅电极之下并介于第一区域和 第二区域之间的第三区域，其中第一区域比第二区域薄，笫三区域比 第一区域薄且比第二区域薄。
20.根据权利要求19所述的半导体器件，其中所述栅电极的第 一侧面包括第一电介质，第二侧面包括第二电介质，其中第二电介质 比第一电介质厚。
全文摘要
一种用于形成半导体器件(10)的方法，包括形成半导体衬底(2)；在该半导体衬底上形成具有第一侧面和第二侧面的栅电极(16)；在栅电极之下形成栅极电介质。该栅极电介质具有位于栅电极之下并邻近栅电极的第一侧面的第一区域(42)、位于栅电极之下并邻近栅电极的第二侧面的第二区域(44)、以及位于栅电极之下并介于第一区域和第二区域之间的第三区域(14)，其中第一区域比第二区域薄，第三区域比第一区域薄且比第二区域薄。
文档编号H01L23/58GK101385133SQ200680003369
公开日2009年3月11日 申请日期2006年2月1日 优先权日2005年3月29日
发明者D.·C.·辛格, L.·马修, V.·R.·克拉冈塔 申请人:飞思卡尔半导体公司