Pmos器件及其制作方法
【专利摘要】一种PMOS器件的制作方法，包括提供衬底；在衬底中形成隔离结构、在衬底上方形成栅极和侧墙，并在所述衬底中形成源区以及漏区；在所述源区、漏区以及所述侧墙的表面形成硅层；使所述硅层转化为硅化物接触层；在所述硅化物接触层上形成导电插塞。本发明还提供一种PMOS器件，包括衬底；形成于所述衬底中的隔离结构、源区以及漏区；位于源区以及漏区之间衬底上的栅极以及侧墙；形成于所述源区、漏区和侧墙表面的硅化物接触层；形成于所述硅化物接触层上的导电插塞。本发明的有益效果在于，即使导电插塞位置偏离，也不会发生所述导电插塞与所述源区或者漏区断开的情况，源区、漏区的尺寸能够做得比较小，使得PMOS器件的性能得到提升。
【专利说明】PMOS器件及其制作方法
【技术领域】
[0001]本发明涉及半导体领域，具体涉及一种PMOS器件及其制作方法。
【背景技术】
[0002]互补式金属氧化物半导体(ComplementaryMetal Oxide Semiconductor, CMOS)是现代逻辑电路中的基本单元，其中包含PMOS与NM0S，而每一个PMOS或者NMOS晶体管都位于一个掺杂阱(Well)上，且所述PMOS与NMOS都由栅极(Gate)、位于栅极两侧衬底中的P型或者N型源区(Source)区或者漏区(Drain)区以及位于源区与漏区之间的通道(Channel)构成。
[0003]由于CMOS的尺寸越来越小，相应的，CMOS内各个部分的尺寸也需要相应成比例地减小。其中，PMOS (Positive Channel Metal Oxide Semiconductor, PM0S)晶体管的尺寸也将相应的减小，PMOS器件内的源区(Source)与漏区(Drain)尺寸以及沟道尺寸将随着PMOS的尺寸成比例地缩小。
[0004]由于PMOS通常需要与其他半导体器件实现互连，通常通过在单个PMOS器件上覆盖一层绝缘的层间介质层，并在所述层间介质层与PMOS源区、漏区对应的位置上开设接触孔(Contact Hole)，使所述源区、漏区的一部分露出，然后在所述接触孔内填充金属以形成导电插塞，通过所述导电插塞与其他半导体器件实现电连接。
[0005]进一步的，所述导电插塞与所述源区和漏区之间往往设有一层用于降低接触电阻的金属硅化物，用于提升整个晶体管的电学性能。
[0006]但是，现有的PMOS在尺寸减小到一定程度后性能的提升受到阻碍。
【发明内容】
[0007]本发明解决的问题是提供一种PMOS器件及其制作方法，以有效提升PMOS器件性能的方法。
[0008]为解决上述问题，本发明提供一种PMOS器件的制作方法，包括:
[0009]提供衬底；
[0010]在所述衬底中形成隔离结构、在所述衬底上方形成栅极和侧墙，并在所述衬底中形成源区以及漏区；
[0011]在所述源区、漏区以及所述侧墙的表面形成硅层；
[0012]使所述硅层转化为硅化物接触层；
[0013]在所述硅化物接触层上形成导电插塞。
[0014]可选的，形成隔离结构的步骤包括，所述隔离结构采用浅槽隔离结构。
[0015]可选的，形成硅层的步骤包括:使所述硅层还部分覆盖所述隔离结构。
[0016]可选的，形成硅层的步骤包括:所述硅层的材料为多晶硅。
[0017]可选的，采用低压化学气相沉积的方式形成所述硅层。
[0018]可选的，形成硅层的步骤包括:使所述硅层的厚度不小于600埃。
[0019]可选的，形成源区、漏区的步骤包括，所述源区、漏区沿平行于衬底表面方向的尺寸在0.1?0.15微米的范围。
[0020]可选的，形成硅化物接触层的步骤中包括:
[0021 ] 在所述硅层上形成金属层；
[0022]对所述硅层和所述金属层进行退火处理，形成金属硅化物层，所述金属硅化物层为所述硅化物接触层。
[0023]可选的，所述导电插塞的材料为钴，在硅层上形成金属层的步骤包括:所述金属层为钴金属层。
[0024]可选的，所述导电插塞的材料为钨，在硅层上形成金属层的步骤包括:所述金属层为妈金属层。
[0025]可选的，进行退火处理的步骤包括:对所述硅层和所述金属层进行快速热退火。
[0026]此外，本发明还提供一种PMOS器件，包括:
[0027]衬底；
[0028]形成于所述衬底中的隔离结构、源区以及漏区；
[0029]位于源区以及漏区之间衬底上的栅极以及侧墙；
[0030]形成于所述源区、漏区和侧墙表面的硅化物接触层；
[0031]形成于所述硅化物接触层上的导电插塞。
[0032]可选的，所述隔离结构为浅槽隔离结构。
[0033]可选的，所述源区、漏区沿平行于衬底表面方向的尺寸在0.1?0.15微米的范围。可选的，所述硅化物接触层还覆盖于隔离结构的部分表面上。
[0034]可选的，所述导电插塞的材料为钴，所述硅化物接触层为钴硅化物接触层。
[0035]可选的，所述导电插塞的材料为钨，所述硅化物接触层为钨硅化物接触层。
[0036]与现有技术相比，本发明的技术方案具有以下优点:
[0037]在所述源区、漏区以及所述侧墙的表面形成硅层，使所述硅层形成硅化物接触层，并在所述硅化物接触层上形成导电插塞，即使所述导电插塞的位置发生偏离，未形成于与所述源区和漏区对应的位置，而是形成于所述栅极的位置，也不会发生所述导电插塞与所述源区或者漏区断开的情况，因此，源区以及漏区的尺寸能够做得比较小，相应的，PMOS器件的尺寸也能够减小，进而提升PMOS器件的饱和电流大小，从而提高PMOS器件的性能。
[0038]进一步的，在所述隔离结构的部分表面上设置所述硅层，即使后续形成导电插塞位置发生偏移，形成于所述隔离结构上，也不会发生所述导电插塞失效的情况。
[0039]进一步，采用快速热退火的方式可以在形成所述硅化物接触层的同时，减少所述硅层与PMOS器件其他部分反应的概率。
【专利附图】
【附图说明】
[0040]图1与图2是现有的PMOS器件的结构示意图；
[0041]图3为PMOS器件中源区、漏区尺寸与饱和电流的关系图；
[0042]图4至图6是本发明PMOS器件的制作方法在一实施例中各个步骤的PMOS结构示意图；
[0043]图7和图8为本发明的PMOS器件与现有的PMOS器件的性能对比图。
【具体实施方式】
[0044]参考图1和图2所示，现有的PMOS器件中的源区3、漏区2上形成有导电插塞5，所述源区3、漏区2与导电插塞5之间还形成有接触层6，用于减小接触电阻。
[0045]为了防止所述导电插塞5的形成位置有偏差，造成导电插塞5形成在栅极I (包括栅极I的侧墙)或者隔离区域4上，进而导致所述导电插塞5失效。现有的所述源区3、漏区2通常在水平方向上的尺寸做的比较大(如图1和图2所示，SA,SB分别表示源区3、漏区2的尺寸，SA、SB通常为0.3?0.35微米)，这样即使后续步骤中形成的所述导电插塞5的位置即使有一定偏差，也仍然落在所述源区3、漏区2上，以尽量减小所述导电插塞5形成于栅极I (包括栅极I的侧墙)以及隔离区域4上的几率。
[0046]然而PMOS器件的性能与所述源区3、漏区2的尺寸SA、SB相关。
[0047]参考图3，为PMOS中源区、漏区的尺寸SA、SB与所述饱和电流性能的关系曲线，其中，纵坐标为PMOS器件的饱和电流(IDSAT)，横坐标为所述PMOS器件中源区3的尺寸SA(或者是漏区2的尺寸SB)。
[0048]由图3的曲线走势可以明显看出，SA (或者SB)的尺寸越小，所述饱和电流越大。
[0049]为了提高PMOS器件的性能，本发明提供一种形成PMOS器件的制作方法，所述制作方法大致包括以下步骤:
[0050]步骤SI，提供衬底；
[0051]步骤S2，在所述衬底中形成隔离结构、在所述衬底上方形成栅极和侧墙，并在所述衬底中形成源区以及漏区；
[0052]步骤S3，在所述源区、漏区、侧墙的表面以及隔离结构的部分表面上形成硅层；
[0053]步骤S4，使所述硅层转化为硅化物接触层；
[0054]步骤S5，在所述硅化物接触层上形成导电插塞。
[0055]本发明通过在所述源区、漏区以及所述侧墙的表面形成一层硅化物接触层，即使导电插塞时存在位置偏差而形成于所述侧墙上，导电插塞仍然能够通过所述硅化物接触层与所述源区、漏区实现电连接，因此，无需为防止导电插塞的位置偏差而增大源区、漏区的尺寸，进而可以在PMOS器件中设置尺寸较小的源区、漏区，从而使得PMOS器件的尺寸减小，进而提高了 PMOS器件的性能。
[0056]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0057]参考图4至图6，示出了本发明PMOS器件的制作方法在一实施例中各个步骤的PMOS结构示意图。
[0058]如图4所示，执行步骤SI，提供衬底100 ;在本实施例中，所述衬底100为硅衬底。
[0059]但是，本发明对此不做限制，所述衬底100材料还可以是锗衬底、锗硅衬底、碳化硅衬底或其叠层结构、绝缘体上硅结构或金刚石衬底，所述衬底100还可以是其他II1- V族元素化合物衬底。本发明对衬底100的材料不作限制，衬底100可以是本领域技术人员公知的衬底材料。
[0060]继续执行步骤S2，在所述衬底100中形成隔离结构101、在所述衬底100上方形成栅极I1和侧墙111，并在所述衬底100中形成源区130以及漏区120。
[0061]在本实施例中，所述隔离结构101采用浅槽隔离工艺(Shallow TrenchIsolat1n, STI )，这中隔离工艺占用面积小，适用于尺寸较小的晶体管，且不会形成鸟嘴，能够避免沟道效应。
[0062]但是,本发明对此不做限制,还可以采用如局部场氧化隔离(Local Oxidat1n OfSilicon, LOCOS)等其他隔离工艺。
[0063]在本实施例中，所述栅极110为多晶硅栅极，所述栅极110沿衬底表面方向的尺寸为0.1?0.15微米，所述源区130以及漏区120沿衬底表面方向的尺寸d3、d4在0.1?0.15微米的范围，与现有的同样栅极尺寸的PMOS器件相比，本发明的源区130和漏区120
可以做得更小。
[0064]此外，在本实施例中，所述栅极110与所述衬底100之间还形成有栅氧化层112，所述栅氧化层112的材料为氧化硅。但本发明对栅氧化层112的材料不做限制。
[0065]参考图5，执行步骤S3，在所述源区130、漏区120、侧墙111的表面以及隔离结构101的部分表面上形成娃层140。
[0066]这样的好处在于，所述硅层140在后续的步骤中形成硅化物接触层，而所述导电插塞形成于所述硅化物接触层上。由于本实施例硅层140的覆盖区域较大(覆盖于源区130、漏区120、侧墙111的表面和部分隔离结构101的部分表面)，相应地，所述硅化物接触层的覆盖区域也较大，因此所述导电插塞即使发生偏离，而形成于所述侧墙11或者所述隔离结构101上，所述导电插塞仍能够实现与所述源区130以及漏区120之间的电连接。
[0067]在本实施例中，所述娃层140为多晶娃层，可以米用低压化学气相沉积(LowPressure Chemical Vapor Deposit1n, LPCVD)的方法形成所述娃层140,这样的方法形成的硅层140具有较好的保形覆盖性，能够在所述隔离结构101、源区130、漏区120以及所述侧墙111的表面形成厚度较为均匀的硅层140。
[0068]进一步的，在进行低压化学气相沉积时，使沉积压力保持在0.08?0.08托的范围，沉积温度保持在585?595摄氏度的范围，这样得到的硅层140的成膜质量较好，同时沉积效率也较佳。
[0069]可选的，沉积压力保持在0.085托，沉积温度保持在590摄氏度。
[0070]但是，本发明对形成硅层140的方式、形成时的各项参数均不做限制，也可以采用其它的常规方法形成所述硅层140 ;同时，形成所述硅层140时的各项参数(如温度、压力等)也依据形成方式的不同而作相应的调整。
[0071]进一步的，所述硅层140的厚度不小于600埃。600埃及以上厚度的硅层140可以在后续步骤中形成厚度足够大且厚度较为均匀的硅化物接触层。
[0072]可选的，硅层140的厚度为650埃，此厚度的硅层140既满足不小于600埃的要求，同时也不会影响到PMOS器件的整体厚度。
[0073]在本实施例中，所述硅层140部分覆盖所述隔离结构101，这样可以增大后续形成的硅化物接触层的覆盖面积，又不会影响PMOS器件的整体结构。但是，本发明对所述硅层140对所述隔离结构101的覆盖尺寸不做限制。在其他实施例中，所述硅层140还可以仅覆盖于源区130、漏区120、侧墙111的表面，这样即使导电插塞发生偏离形成在侧墙111上，所述导电插塞仍能够保持与所述源区130以及漏区120之间的电连接。
[0074]执行步骤S4，使所述硅层140转化为硅化物接触层。
[0075]此外，参考图6，在本实施例中，在执行步骤S4后，还包括以下分步骤:
[0076]步骤S41，在所述硅层上形成金属层；
[0077]步骤S42，对所述硅层和所述金属层进行退火处理，以形成用作硅化物接触层160的金属娃化物层。
[0078]下面对上述分步骤进行具体说明:
[0079]执行步骤S41，在所述硅层140上形成金属层(图中未示出)，以使所述硅层140与所述金属层在后续退火步骤中反应形成用作硅化物接触层的金属硅化物层。
[0080]在本实施例中，沉积的金属层厚度在50?200埃之间，这样可以在后续的步骤当中形成厚度适宜的硅化物接触层。但是，本发明对此不作限制，还可以根据实际情况沉积其它厚度的金属层。
[0081]需要说明的是，在本实施例中，所述栅极110表面也形成有所述金属层。
[0082]在本实施例中，后续形成的导电插塞的材料为钴，相应地，所述金属层为钴金属层，这样可以形成用作硅化物接触层的钴硅化物，所述钴硅化物具有较小的接触电阻。
[0083]具体地，可以通过溅射沉积的方式形成所述钴金属层。但是，本发明对所述金属层的材料和形成工艺不做限制。在其他实施例中，后续形成的导电插塞的材料为钨，所述金属层的材料还可以是钨。
[0084]继续参考图6，执行步骤S42，对所述硅层140和所述金属层进行退火处理，以形成硅化物接触层160。
[0085]所述硅化物接触层160具有较低的接触电阻，能够减小所述源区130、漏区120与后续形成的导电插塞之间的接触电阻。
[0086]在本实施例中，退火处理的方式采用快速热退火(Rapid ThermalAnnealing, RTA),这种退火方式能够选择性地使所述娃层140和所述金属层反应,而PMOS器件中其它部件受到退火的影响较小。
[0087]但是，本发明对退火方式不做限制，还可以采用其他退火方式。
[0088]在本实施例中，由于所述硅层140为多晶硅层，所述金属层为钴金属层，故，所述硅化物接触层160为钴硅化物。
[0089]如之前所说，所述金属层的材料并不限于钴，因此所述硅化物接触层160也不限于钴硅化物接触层，还可以是其他具有低接触电阻的金属硅化物接触层160，例如钨硅化物接触层。
[0090]继续参考图6，在形成所述硅化物接触层160后，执行步骤S5，在所述硅化物接触层160上形成导电插塞150。
[0091]具体地，形成导电插塞150的步骤包括:形成层间介质层；在所述层间介质层中形成接触孔；在接触孔中填充导电材料以形成所述导电插塞150。形成导电插塞150的方法与现有技术相同，在此不再赘述。需要说明的是，为了简洁，附图6中仅示意出了导电插塞150而未示意所述层间介质层，不应以此限制本发明。
[0092]由于所述隔离结构101、源区130、漏区120以及所述侧墙111的表面均形成了所述金属硅化物接触层160，即使所述导电插塞150的位置发生偏差，形成于所述隔离结构101或者是所述侧墙111上，所述导电插塞150也不会失效。
[0093]因此，本实施例所形成的PMOS器件无需为防止导电插塞的位置偏差而增大源区、漏区的尺寸，可以增大PMOS器件的饱和电流，进而优化PMOS器件的性能。
[0094]参考图7，为采用本发明的方法形成的PMOS器件的电性能曲线，其中，纵坐标为饱和电流(IDSAT),横坐标表不栅极电压(VG),此时漏极所加电压为-1.5V (反向电压)，电压绝对值随着横坐标增大而逐渐增大。
[0095]在图7中，曲线10为现有的PMOS器件(源区、漏区尺寸为0.33微米)，曲线20为采用本发明的PMOS器件(源区、漏区尺寸为0.13微米)；从本图7中可以看出，在漏极电压逐渐增大至1.5伏时，现有的PMOS器件能够达到的最大饱和电流为2.0E-0.3安，而本发明的PMOS器件在所述电压下能够达到的最大饱和电流为2.3E-0.3安。
[0096]继续参考图8，纵坐标同样为饱和电流(IDSAT)，图中横坐标为漏极电压(VD)，此时栅极所加电压为-1.5V (反向电压)；图中曲线11表示现有POMS器件(源区、漏区尺寸为0.33微米)，曲线21表示本发明的PMOS器件(源区、漏区尺寸为0.13微米)。
[0097]从本图8中可以看出，当横坐标的反向电压增加至-1.5伏时，曲线11的最大饱和电流值为2.0E-0.3安，而曲线21在此电压下的饱和电流可达到2.3E-0.3安，相对于所述曲线11增加了 15%。
[0098]另外，继续参考图6，本发明还提供一种PMOS器件，包括:
[0099]衬底100 ；
[0100]形成于所述衬底100中的隔离结构101、源区130以及漏区120 ；
[0101]位于源区130以及漏区120之间衬底100上的栅极110以及侧墙111 ；
[0102]形成于所述源区130、漏区120和侧墙111表面的硅化物接触层160 ；
[0103]形成于所述娃化物接触层160上的导电插塞150。
[0104]由于所述硅化物接触层160设置于所述源区130以及漏区120之间衬底100上，这样一来，即使所述导电插塞150的位置发生了偏移，形成于所述栅极110的侧墙111上，所述导电插塞150仍能够保持与所述源区130以及漏区120之间的电连接也不会失效。因此，源区130以及漏区120的尺寸能够做得比较小，从而使PMOS器件的尺寸减小，进而使得PMOS器件的饱和电流增大，使PMOS器件的性能得到改善。
[0105]在本实施例中，所述隔离结构101为浅槽隔离结构。这种隔离结构适用于尺寸较小的半导体器件。但是，本发明还可以采用其他隔离结构。
[0106]在本实施例中，所述源区130的尺寸d3、漏区120的尺寸山在0.1?0.15微米的范围。这种尺寸的述源区130、漏区120有利于增加PMOS器件的饱和电流。但是，述源区130、漏区120的上述尺寸仅为本实施例中的取值，本发明对此不做限制。
[0107]在本实施例中，所述硅化物接触层为钴硅化物接触层，以降低述源区130、漏区120与所述导电插塞150之间的接触电阻。
[0108]但是，本发明对此不做限制，还可以采用如钨等其他材料形成钨硅化物接触层。
[0109]如图6所示，本实施例中硅化物接触层160还覆盖于隔离结构101的部分表面，即使形成导电插塞150时位置发生偏移，形成于所述隔离结构101上，也不会发生所述导电插塞150失效的情况。但是本发明对此不作限制，在其他实施例中，所述硅化物接触层160还可以仅覆盖于源区130、漏区120和侧墙111的表面。
[0110]需要说明的是，本发明所述的PMOS器件可以由本发明PMOS器件形成方法形成，但是并不局限于由上述的制作方法得到。
[0111]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种PMOS器件的制作方法，其特征在于，包括: 提供衬底； 在所述衬底中形成隔离结构、在所述衬底上方形成栅极和侧墙，并在所 述衬底中形成源区以及漏区； 在所述源区、漏区以及所述侧墙的表面形成硅层； 使所述硅层转化为硅化物接触层； 在所述硅化物接触层上形成导电插塞。
2.如权利要求1所述的制作方法，其特征在于，形成隔离结构的步骤包括:所述隔离结构采用浅槽隔离结构。
3.如权利要求1所述的制作方法，其特征在于，形成硅层的步骤包括:使所述硅层还部分覆盖所述隔离结构。
4.如权利要求1所述的制作方法，其特征在于，形成硅层的步骤包括:所述硅层的材料为多晶娃。
5.如权利要求4所述的制作方法，其特征在于，采用低压化学气相沉积的方式形成所述娃层。
6.如权利要求1所述的制作方法，其特征在于，形成硅层的步骤包括:使所述硅层的厚度不小于600埃。
7.如权利要求1所述的制作方法，其特征在于，形成源区、漏区的步骤包括:所述源区、漏区沿平行于衬底表面方向的尺寸在0.1?0.15微米的范围。
8.如权利要求1所述的制作方法，其特征在于，形成硅化物接触层的步骤中包括: 在所述硅层上形成金属层； 对所述硅层和所述金属层进行退火处理，形成金属硅化物层，所述金属硅化物层为所述硅化物接触层。
9.如权利要求8所述的制作方法，其特征在于，所述导电插塞的材料为钴，在硅层上形成金属层的步骤包括:所述金属层为钴金属层。
10.如权利要求8所述的制作方法，其特征在于，所述导电插塞的材料为钨，在硅层上形成金属层的步骤包括:所述金属层为钨金属层。
11.如权利要求8所述的制作方法，其特征在于，进行退火处理的步骤包括:对所述硅层和所述金属层进行快速热退火。
12.—种PMOS器件，其特征在于，包括: 衬底； 形成于所述衬底中的隔离结构、源区以及漏区； 位于源区以及漏区之间衬底上的栅极以及侧墙； 形成于所述源区、漏区和侧墙表面的硅化物接触层； 形成于所述硅化物接触层上的导电插塞。
13.如权利要求12所述的PMOS器件，其特征在于，所述隔离结构为浅槽隔离结构。
14.如权利要求12所述的PMOS器件，其特征在于，所述源区、漏区沿平行于衬底表面方向的尺寸在0.1?0.15微米的范围。
15.如权利要求12所述的PMOS器件，其特征在于，所述硅化物接触层还覆盖于隔离结构的部分表面上。
16.如权利要求12所述的PMOS器件，其特征在于，所述导电插塞的材料为钴，所述硅化物接触层为钴硅化物接触层。
17.如权利要求12所述的PMOS器件，其特征在于，所述导电插塞的材料为钨，所述硅化物接触层为钨硅化物接触层。
【文档编号】H01L21/336GK104517851SQ201310464318
【公开日】2015年4月15日 申请日期:2013年9月30日 优先权日:2013年9月30日
【发明者】林爱梅, 吕瑞霖 申请人:中芯国际集成电路制造(上海)有限公司