快闪存储器的浅沟槽隔离结构的形成方法
【专利摘要】一种快闪存储器的浅沟槽隔离结构的形成方法，包括：提供基底；在所述基底上形成图形化的掩模层，所述图形化的掩模层定义第一浅沟槽和第二浅沟槽的位置，所述第一浅沟槽的分布密度大于第二浅沟槽的分布密度，所述第一浅沟槽的线宽小于第二浅沟槽的线宽；以所述图形化的掩模层为掩模，等离子体刻蚀所述基底，所述等离子体刻蚀过程使用的气体包括含氟气体和含溴气体，在所述基底中形成第一浅沟槽和第二浅沟槽；去除所述图形化的掩模层。使用本技术方案，在同一步骤中同时形成核心区的第一浅沟槽、外围区的第二浅沟槽。与现有技术的方案相比，这简化了工艺步骤，降低了生产成本。
【专利说明】 快闪存储器的浅沟槽隔离结构的形成方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及快闪存储器的浅沟槽隔离结构的形成方法。
【背景技术】
[0002]目前，快闪存储器(FlashMemory)又称闪存，已经成为非挥发性存储器的主流存储器。根据结构不同，闪存可分为或非闪存(NOR Flash)和与非闪存(NAND Flash)。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]现有的快闪存储器包括位于基底上的核心存储电路(Cell Circuit)和位于核心存储电路周围的外围电路(Peripheral Circuit)。所述核心存储电路包括一些具有较小特征尺寸的晶体管，而外围电路主要包括具有一些较大特征尺寸的高压及中低压电路的常规MOS晶体管，如果是嵌入式，还会有相应的低压逻辑电路。其中，核心存储电路中的相邻两晶体管的栅极之间的距离非常小，而外围电路中的两晶体管的栅极之间的距离相对较大。也就是，核心存储电路中的晶体管集成度，闻于外围电路中的晶体管的集成度。相应地，核心存储电路中的相邻两晶体管之间的浅沟槽隔离结构的浅沟槽的线宽，小于外围电路中的相邻两晶体管之间的浅沟槽的线宽；核心存储电路中的相邻两晶体管之间的浅沟槽的深度，也小于外围电路中的相邻两晶体管之间的浅沟槽的深度。
[0004]总的来说，核心存储电路中的浅沟槽的深宽比，大于外围电路中的浅沟槽的深宽比。
[0005]在现有技术中，快闪存储器的浅沟槽隔离结构的浅沟槽的形成方法包括:
[0006]首先，刻蚀形成核心存储电路的第一浅沟槽；接着使用光刻、刻蚀工艺，形成外围电路的第二浅沟槽。但是，第一浅沟槽和第二浅沟槽的形成顺序并非前述所限，可做相应变通。
[0007]现有的快闪存储器中，核心存储电路的第一浅沟槽、外围电路的第二浅沟槽为分别形成,这增加了工艺的复杂性,而且多次光刻、刻蚀工艺也增加了工艺成本。
【发明内容】
[0008]本发明解决的问题是，现有的快闪存储器中，核心存储电路的第一浅沟槽、外围电路的第二浅沟槽为分别形成，这增加了工艺的复杂性，而且多次光刻、刻蚀工艺也增加了工艺成本。
[0009]为解决上述问题，本发明提供一种快闪存储器的浅沟槽隔离结构的形成方法，该快闪存储器的浅沟槽隔离结构的形成方法包括:
[0010]提供基底，所述基底分为核心区和外围区；
[0011]在所述基底上形成图形化的掩模层，所述图形化的掩模层定义第一浅沟槽和第二浅沟槽的位置，所述第一浅沟槽的分布密度大于第二浅沟槽的分布密度，所述第一浅沟槽的线宽小于第二浅沟槽的线宽；
[0012]以所述图形化的掩模层为掩模，等离子体刻蚀所述基底，所述等离子体刻蚀过程使用的气体包括含氟气体和含溴气体，在所述基底中形成第一浅沟槽和第二浅沟槽，所述第一浅沟槽将核心区隔开为多个第一有源区，所述第二浅沟槽将外围区隔开为多个第二有源区；
[0013]去除所述图形化的掩模层。
[0014]可选地，所述含氟气体与含溴气体的流量之比范围为10?I。
[0015]可选地，所述含氟气体为CF4。
[0016]可选地，所述含溴气体为HBr。
[0017]可选地，所述含溴气体为HBr，所述含氟气体为CF4，在所述等离子体刻蚀中，射频功率范围为200?1000W，压强范围为2?50mTorr，偏置电压范围为100?500V。
[0018]可选地，去除图形化的掩模层后，还包括:在所述第一浅沟槽和第二浅沟槽中形成介电层。
[0019]可选地，在所述第一浅沟槽和第二浅沟槽中形成介电层的方法包括:
[0020]形成介电材料层，所述介电材料层覆盖基底、填充满第一浅沟槽和第二浅沟槽；[0021 ] 去除高出所述基底上表面的介电材料层，剩余的介电材料层作为介电层。
[0022]可选地，所述介电层的材料为氧化硅。
[0023]与现有技术相比，本发明的技术方案具有以下优点:
[0024]干法刻蚀所述基底，在干法刻蚀所述基底过程中使用含氟气体和含溴气体的混合气体。一方面含氟气体等离子体化后的含氟等离子体与基底反应生成SiF4, SiF4是气态物质而被排出；同时，含溴气体经等离子体化后的含溴等离子体与基底反应生成SiBr4等聚合物(polymer), SiBr4等聚合物为固态物质,SiBr4等聚合物附着在第一浅沟槽和第二浅沟槽底部和侧壁。后续，含氟等离子体还会与该SiBr4等聚合物反应，生成挥发性气体而被排出。所以，干法刻蚀基底的过程为含氟等离子体、含溴等离子体与基底反应的过程、和含氟等离子体消耗SiBr4等聚合物的过程的循环。
[0025]另一方面，所述第一浅沟槽的分布密度大于第二浅沟槽的分布密度，则在核心区生成的SiBr4等聚合物的量，要多于外围区生成的SiBr4等聚合物的量。而在核心区中，每个第一浅沟槽位置的基底“分配”到的刻蚀气体，小于每个第二浅沟槽位置的基底“分配”到的刻蚀气体量，这样核心区中的基底刻蚀速率，小于外围区中的基底刻蚀速率。这样，在相同时间内，第一浅沟槽位置的基底刻蚀量，要小于第二浅沟槽位置的基底刻蚀量，形成的第一浅沟槽的深度小于第二浅沟槽的深度。
[0026]使用本技术方案，在同一步骤中同时形成核心区的第一浅沟槽、外围区的第二浅沟槽。与现有技术的方案相比，这简化了工艺步骤，降低了生产成本。
【专利附图】
【附图说明】
[0027]图1?图5是本发明具体实施例的快闪存储器的浅沟槽隔离结构在形成的各个阶段的剖面结构示意图。
【具体实施方式】
[0028]针对现有技术存在的问题，本发明技术方案提出一种新的应用到快闪存储器的浅沟槽隔离结构的形成方法，使用该形成方法，位于核心区的、外围区的浅沟槽在同一步骤中同时形成，简化了工艺步骤，且降低了生产成本。
[0029]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0030]参照图1，提供基底100，将所述基底100分为核心区I和外围区II，核心区I将用于形成快闪存储器的核心存储电路，外围区II将用于形成快闪存储器的外围存储电路。
[0031]在具体实施例中，基底100为硅基底、锗基底或者绝缘体上硅基底等；或者基底100的材料还可以包括其它的材料，例如砷化镓等II1- V族化合物。本领域的技术人员可以根据基底100上形成的晶体管类型选择基底，因此基底的类型不应限制本发明的保护范围。
[0032]参照图2，在所述基底100上形成图形化的掩模层101，图形化的掩模层101定义位于核心区I的第一浅沟槽的位置、定义位于外围区II的第二浅沟槽的位置。
[0033]在具体实施例中，图形化的掩模层101的第一窗口 111暴露第一浅沟槽位置，第二窗口 112暴露第二浅沟槽的位置。第一窗口 111的线宽小于第二窗口 112的线宽。在核心区I，第一窗口 111的数量为多个，且多个第一窗口 111相互隔开，在外围区II,第二窗口112的数量为多个,且多个第二窗口 112相互隔开,第一窗口 111的分布密度(所述分布密度是指单位基底表面积上第一窗口 111的数量)大于第二窗口 112的分布密度。
[0034]在具体实施例中，图形化的掩模层101的材料为光刻胶。形成图形化的掩模层101的方法包括:
[0035]使用旋涂工艺，在基底100上旋涂一层光刻胶层；
[0036]对所述光刻胶层进行选择性曝光，显影，在该光刻胶层中形成第一窗口 111、第二窗口 112。
[0037]在其他实施例中，图形化的掩模层101的材料还可以为其他为本领域技术人员所熟知的掩模材料。
[0038]参照图3，以图形化的掩模层101为掩模，等离子体刻蚀基底100，该等离子体刻蚀过程使用的气体包括含氟气体和含溴气体，在基底100中形成第一浅沟槽121和第二浅沟槽122，第一浅沟槽121将核心区I隔开为多个第一有源区(未标号)，第二浅沟槽122将外围区II隔开为多个第二有源区(未标号)；
[0039]第一窗口 111 (参照图2)的线宽传递给第一浅沟槽，第二窗口 112 (参照图2)的线宽传递给第二浅沟槽，使得所述第一浅沟槽121的线宽W1小于第二浅沟槽122的线宽W2。而且所述第一浅沟槽121的深度H1小于第二浅沟槽122的深度H2。而且，第一浅沟槽121在基底100中的分布密度，大于第二浅沟槽122在基底100中的分布密度。
[0040]在本实施例中，一方面，在等离子体刻蚀基底100过程中，向刻蚀反应腔内通入的含氟气体为CF4，含溴气体为HBr。CF4经等离子体化后形成CF4等离子体，CF4等离子体与基底100中的硅反应生成SiF4, SiF4是气态物质而被排出；同时，HBr经等离子体化后形成HBr等离子体，HBr等离子体与基底100反应生成SiBr4等聚合物(polymer), SiBr4等聚合物为固态物质，沉积在第一浅沟槽121和第二浅沟槽122侧壁和底部，用于保护侧壁和底部。后续，CF4等离子体会与该SiBr4等聚合物反应，生成挥发性气体而被排出。所以，干法刻蚀基底100的过程为CF4等离子体、HBr等离子体与基底反应的过程、和CF4_等离子体消耗SiBr4等聚合物的过程的循环。
[0041]另一方面，核心区I中要形成的第一浅沟槽121的分布密度，大于外围区II要形成的第二浅沟槽122的分布密度。这样，在核心区I形成的SiBr4等聚合物的量，大于外围区II中形成的SiBr4等聚合物的量。而且，在核心区I中，每个第一浅沟槽121位置的基底“分配”到的刻蚀气体，小于每个第二浅沟槽122位置的基底“分配”到的刻蚀气体量少，这样核心区I中的基底刻蚀速率，小于外围区II中的基底刻蚀速率。这样，在相同时间内，第一浅沟槽121位置的基底刻蚀量，要小于第二浅沟槽122位置的基底刻蚀量，形成的第一浅沟槽121的深度H1小于第二浅沟槽122的深度H2。
[0042]在具体实施例中，在等离子体刻蚀所述基底100过程中，所述含氟气体与含溴气体的流量之比范围为10?I。如果所述含氟气体与含溴气体的流量之比小于1，则含溴气体与基底反应生成聚合物的量较多，而含氟气体量少，不能较快消耗聚合物，造成整个刻蚀过程太过缓慢，影响工艺进程。如果含氟气体与含溴气体的流量之比大于10，则含溴气体与基底反应生成SiBr4等聚合物的量很少，第一浅沟槽和第二浅沟槽的侧壁和底部不能得到有效保护，而遭到过多刻蚀，这就造成第一浅沟槽和第二浅沟槽侧壁的形貌不佳，第一浅沟槽和第二浅沟槽的深度也与预期不符。这些问题会对第一浅沟槽位置的隔离结构和第二浅沟槽位置的隔离结构产生消极影响，造成这些隔离结构的绝缘隔离效能下降，进而影响快闪存储器的性能。
[0043]在具体实施例中，在等离子体刻蚀基底100过程中，射频功率范围为200?1000W ；压强范围为2?50mTorr ;偏置电压范围为100?500V。
[0044]参照图4，去除图形化的掩模层101 (参照图3);
[0045]在本实施例中，图形化的掩模层101的材料层为光刻胶，则去除图形化的掩模层的方法包括:
[0046]使用灰化工艺去除图形化的掩模层；
[0047]使用湿法刻蚀去除在灰化过程中产生的聚合物。
[0048]参照图5，在所述第一浅沟槽121和第二浅沟槽122(参照图4)中形成介电层103，介电层103包括位于第一浅沟槽121中的第一介电层131、位于第二浅沟槽122中的第二介电层132。
[0049]在具体实施例中，在第一浅沟槽和第二浅沟槽中形成介电层103的方法包括:
[0050]介电层的材料层为氧化娃，使用化学气相沉积在基底100上形成介电材料层,该介电材料层覆盖基底、填充满第一浅沟槽和第二浅沟槽；
[0051]去除高出基底100上表面的介电材料层，剩余的介电材料层作为介电层。在具体实施例中，取出高出基底100上表面的介电材料层的方法为回刻蚀。
[0052]使用本实施例的技术方案，形成用于快闪存储器的浅沟槽隔离结构。之后，在核心区I的第一有源区形成核心存储电路的晶体管，在外围区II的第二有源区形成外围电路的常规CMOS晶体管。
[0053]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种快闪存储器的浅沟槽隔离结构的形成方法，其特征在于，包括: 提供基底，所述基底分为核心区和外围区； 在所述基底上形成图形化的掩模层，所述图形化的掩模层定义第一浅沟槽和第二浅沟槽的位置，所述第一浅沟槽的分布密度大于第二浅沟槽的分布密度，所述第一浅沟槽的线宽小于第二浅沟槽的线宽； 以所述图形化的掩模层为掩模，等离子体刻蚀所述基底，所述等离子体刻蚀过程使用的气体包括含氟气体和含溴气体，在所述基底中形成第一浅沟槽和第二浅沟槽，所述第一浅沟槽将核心区隔开为多个第一有源区，所述第二浅沟槽将外围区隔开为多个第二有源区； 去除所述图形化的掩模层。
2.如权利要求1所述的形成方法，其特征在于，所述含氟气体与含溴气体的流量之比范围为10?I。
3.如权利要求1所述的形成方法，其特征在于，所述含氟气体为CF4。
4.如权利要求1所述的形成方法，其特征在于，所述含溴气体为HBr。
5.如权利要求1所述的形成方法，其特征在于，所述含溴气体为HBr，所述含氟气体为CF4，在所述等离子体刻蚀中，射频功率范围为200?1000W，压强范围为2?50mTorr，偏置电压范围为100?500V。
6.如权利要求1所述的形成方法，其特征在于，去除图形化的掩模层后，还包括:在所述第一浅沟槽和第二浅沟槽中形成介电层。
7.如权利要求6所述的形成方法，其特征在于，在所述第一浅沟槽和第二浅沟槽中形成介电层的方法包括: 形成介电材料层，所述介电材料层覆盖基底、填充满第一浅沟槽和第二浅沟槽； 去除高出所述基底上表面的介电材料层，剩余的介电材料层作为介电层。
8.如权利要求6所述的形成方法，其特征在于，所述介电层的材料为氧化硅。
【文档编号】H01L21/3065GK104517890SQ201310464322
【公开日】2015年4月15日 申请日期:2013年9月30日 优先权日:2013年9月30日
【发明者】张翼英 申请人:中芯国际集成电路制造(上海)有限公司