一种多栅soi-ldmos器件结构的制作方法
【专利摘要】本发明提供一种多栅SOI-LDMOS器件结构，包括：SOI衬底，包括硅衬底、埋氧层及顶硅层；有源区，形成于所述顶硅层中，包括依次相连的源区、沟道区、漂移区、浅掺杂漏区、及漏区；多晶硅栅，包括结合于所述沟道区表面的栅氧层及多晶硅层，所述多晶硅栅被至少一个介质层隔成至少两个短栅结构，且对应所述介质层下方的沟道区中形成有与所述沟道区掺杂类型相反的重掺杂区域。本发明的多栅SOI-LDMOS器件结构，有较高的击穿电压，跨导特性较好，正向导通电阻较小，自热效应较低等特点；由于短栅之间存在与沟道掺杂类型相反的重掺杂区域，当器件受到辐照时，这些重掺杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而提高器件整体的抗辐照性能。
【专利说明】—种多栅so1-ldmos器件结构
【技术领域】
[0001]本发明涉及一种半导体器件结构，特别是涉及一种多栅so1-ldmos器件结构。
【背景技术】
[0002]当代功率集成电路被广泛应用于电力控制系统、汽车电子、显示器件驱动、通信和照明等日常消费领域以及国防、航天等诸多重要领域，随着其应用领域的不断扩大，对其核心部分的高压器件的要求也越来越高，尤其要求在保证击穿电压的前提下，尽可能地降低器件的导通电阻来提高器件性能，降低功耗。传统高压器件存在比导通电阻(SpecificOn-Resistance, Ron, sp)与击穿电压(Breakdown Voltage, BV) 2.5 次方的“娃极限”关系(Ron, sp mBV2 5)，随着器件击穿电压的提高，在高压应用时器件的比导通电阻会急剧增加。超结(Super Junction, SJ)结构打破了“硅极限”，使得器件比导通电阻与击穿电压之间的关系变为Ron，sp - BV1-32, 1.32次方的指数关系较传统2.5次方的指数关系极大地降低了器件的比导通电阻，从而拓展了功率MOS器件在高压领域的应用，但是在工艺上很难实现P、n柱区的完全耗尽，并且衬底的辅助耗尽效应也将引起漂移区电场分布不均匀从而导致击穿电压不闻。
[0003]LDMOS(Lateral Double-diffused M0SFET)是高压集成电路(High VoltageIntegrated Circuit,HVIC)和功率集成电路(Power Integrated Circuit,PIC)的关键技术。其主要特征在于沟道区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压的作用。
[0004]高压LDMOS已经广泛被应用于射频、微波、电力电子、光伏、汽车电子以及国防军事等领域。在横向功率器件的设计过程中，必须综合考虑击穿电压、导通电阻、工艺复杂度以及可靠性等因素的相互影响，使其达到一个较为合理的折中。通常某一方面性能的提高往往会导致其它方面性能的退化，击穿电压和导通电阻即存在着这样的矛盾关系。如何在提高击穿电压的同时能够保持导通电阻的不变或者保持击穿电压不变的情况下减小导通电阻成为相关领域广大研究者追求的目标。同时工艺的复杂程度也是衡量一种器件结构能否被产业化生产的重要指标。
[0005]现有的一种SO1-LDMOS器件结构如图1所示，SOI衬底，包括硅衬底、埋氧层及顶硅层；有源区，形成于所述顶硅层中，包括依次相连的源区104及105、沟道区106、漂移区107、浅掺杂漏108、及漏区109 ;以及多晶硅栅，包括结合于所述沟道区表面的栅氧层110及多晶硅层111，所述漂移区107及浅掺杂漏108表面形成有场氧化层112，所述多晶硅栅及所述场氧化层表面形成有金属电极113。这种传统的单栅结构的S01-LDM0S器件结构，虽然具有了较好的击穿特性，其击穿电压较高，但是，这种结构的S01-LDM0S器件结构的跨导特性较差，正向导通电阻较大，自热效应等较高，器件整体的抗辐照性能不够理想。因此，必须对这种S01-LDM0S器件结构进行改进，使其更符合实际应用的需求。
[0006]鉴于以上原因，本发明提供一种多栅so1-ldmos器件结构，在保持较好的击穿特性的同时，优化其跨导特性、正向导通电阻、自热效应等，并提高器件整体的抗辐照性能。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多栅so1-ldmos器件结构，用于解决现有技术中单栅so1-ldmos器件结构的跨导特性、正向导通电阻、自热效应等性能、及整体的抗辐照性能较差的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种多栅so1-ldmos器件结构，至少包括:
[0009]SOI衬底，包括硅衬底、埋氧层及顶硅层；
[0010]有源区，形成于所述顶硅层中，包括依次相连的源区、沟道区、漂移区、浅掺杂漏、及漏区；
[0011]多晶硅栅，包括结合于所述沟道区表面的栅氧层及多晶硅层，所述多晶硅栅被至少一个介质层隔成至少两个短栅结构，且对应所述介质层下方的沟道区中形成有与所述沟道区掺杂类型相反的重掺杂区域。
[0012]作为本发明的多栅so1-ldmos器件结构的一种优选方案，所述重掺杂区域的掺杂浓度大于所述漂移区的掺杂浓度，所述重掺杂区域的掺杂浓度为lel8?Ie21/cm3。
[0013]作为本发明的多栅S01-LDM0S器件结构的一种优选方案,所述多晶娃栅被2个以上的介质层隔成多个短栅结构。
[0014]进一步地，所述多晶硅栅被3个介质层隔成4个短栅结构。
[0015]作为本发明的多栅S01-LDM0S器件结构的一种优选方案，所述短栅结构的长度为
0.02?4 iim，相邻两个短栅结构之间的距离为0.05?2iim。
[0016]作为本发明的多栅SO1-LDMOS器件结构的一种优选方案，所述介质层的材料为包括二氧化硅、氮化硅的高介电常数的氧化物或氮化物。
[0017]作为本发明的多栅S01-LDM0S器件结构的一种优选方案，所述源区包括重掺杂N型区及重掺杂P型区。
[0018]作为本发明的多栅S01-LDM0S器件结构的一种优选方案，所述沟道区的掺杂类型为P型，所述漂移区、浅掺杂漏区及漏区的掺杂类型为N型，所述重掺杂区域的掺杂类型为N型。
[0019]作为本发明的多栅S01-LDM0S器件结构的一种优选方案，所述沟道区的掺杂类型为N型，所述漂移区、浅掺杂漏及漏区的掺杂类型为P型，所述重掺杂区域的掺杂类型为P型。
[0020]作为本发明的多栅S01-LDM0S器件结构的一种优选方案，所述漂移区表面结合有场氧化层，所述场氧化层可以是二氧化硅、氮化硅以及其他氧化物或氮化物，所述多晶硅栅及靠近所述多晶硅栅一侧的部分场氧化层表面覆盖有金属层。
[0021]如上所述，本发明提供一种多栅SO1-LDMOS器件结构，至少包括:S0I衬底，包括硅衬底、埋氧层及顶硅层；有源区，形成于所述顶硅层中，包括依次相连的源区、沟道区、漂移区、浅掺杂漏区、及漏区；多晶硅栅，包括结合于所述沟道区表面的栅氧层及多晶硅层，所述多晶硅栅被至少一个介质层隔成至少两个短栅结构，且对应所述介质层下方的沟道区中形成有与所述沟道区掺杂类型相反的重掺杂区域。本发明的多栅so1-ldmos器件结构，有较高的击穿电压，跨导特性较好，正向导通电阻较小，自热效应较低等特点；而且，由于短栅之间存在与沟道掺杂类型相反的重掺杂区域，当器件受到辐照时，这些重参杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而提了高器件整体的抗辐照性能。
【专利附图】
【附图说明】
[0022]图1显示为传统的单栅S01-LDM0S器件结构示意图。
[0023]图2显示为本发明的双栅S01-LDM0S器件结构示意图。
[0024]图3显示为本发明的四栅S01-LDM0S器件结构示意图。
[0025]图4显示为传统的单栅S01-LDM0S器件结构、双栅S01-LDM0S器件结构、及四栅SO1-LDMOS器件结构的击穿特性仿真对比图。
[0026]图5显示为传统的单栅S01-LDM0S器件结构、双栅S01-LDM0S器件结构、及多栅SO1-LDMOS器件结构的跨导特性仿真对比图。
[0027]图6显示为传统的单栅S01-LDM0S器件结构、双栅S01-LDM0S器件结构、及多栅SO1-LDMOS器件结构的导通电阻仿真对比图。
[0028]图7显示为传统的单栅S01-LDM0S器件结构、双栅S01-LDM0S器件结构、及多栅SO1-LDMOS器件结构的自热效应仿真对比图。
[0029]元件标号说明
[0030]201硅衬底
[0031]202埋氧层
[0032]204 及 205 源区
[0033]204重掺杂P型区
[0034]205重掺杂N型区
[0035]206沟道区
[0036]207漂移区
[0037]208浅掺杂漏区
[0038]209漏区
[0039]210栅氧层
[0040]211多晶硅层
[0041]212场氧化层
[0042]213金属层
[0043]214介质层
[0044]215重掺杂区域
【具体实施方式】
[0045]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0046]请参阅图2~图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0047]实施例1
[0048]如图2所示，本实施例提供一种多栅S01-LDM0S器件结构，至少包括:
[0049]SOI衬底，包括硅衬底201、埋氧层202及顶硅层；
[0050]有源区204及205，形成于所述顶硅层中，包括依次相连的源区204及205、沟道区206、漂移区207、浅掺杂漏区208、及漏区209 ；
[0051]多晶硅栅，包括结合于所述沟道区206表面的栅氧层210及多晶硅层211，所述多晶硅栅被至少一个介质层214隔成至少两个短栅结构，且对应所述介质层214下方的沟道区206中形成有与所述沟道区206掺杂类型相反的重掺杂区域215。
[0052]所述源区204及205，作为示例，包括所述源区204及205包括重掺杂N型区205及重掺杂P型区204，且所述重掺杂N型区205与所述沟道区206相接。所述源区204及205表面形成有金属或金属娃化物,用于源区204及205的电性引出。
[0053]所述沟道区206，作为示例，其掺杂类型为P型，所述沟道区206在多晶硅栅上加载正电压时反型为N型，使源区204及205和漏区209之间实现导通。
[0054]所述漂移区207，作为示例，其掺杂类型为N型轻掺杂，可以增大器件的击穿电压。
[0055]所述浅掺杂漏区208与所述漏区209相连,所述浅掺杂漏区208为N型轻掺杂,可以增大器件的击穿电压，所述漏区209的掺杂类型为N型重掺杂，所述漏区209表面结合有金属或金属硅化物，用于漏区209电性的引出。
[0056]所述多晶硅栅，包括结合于所述沟道区206表面的栅氧层210及多晶硅层211，在本实施例中，所述多晶硅栅被I个介质层214隔成2个短栅结构，且对应所述介质层214下方的沟道区206中形成有与所述沟道区206掺杂类型相反的重掺杂区域215。在本实施例中，所述介质层214为二氧化硅层。当然，在其它的实施例中，所述介质层214的材料也可以是如氮化硅或高介电常数氧化物等其它介质材料。
[0057]所述重掺杂区域215，其掺杂浓度大于所述漂移区207的掺杂浓度，作为示例，所述重掺杂区域215的掺杂浓度为lel8?le21/cm3。由于所述短栅结构之间存在与沟道掺杂类型相反的重掺杂区域215，当器件受到辐照时，这些重参杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而提了高器件整体的抗辐照性能。
[0058]作为示例，所述短栅结构的长度为0.02?4pm，相邻两个短栅结构之间的距离为
0.05?2 y m。在本实施例中，对于双栅结构，每个短栅长度为2 u m,相邻两个短栅结构之间距离为I U m ；
[0059]作为示例，所述漂移区207表面结合有场氧化层212，所述多晶硅栅及靠近所述多晶娃栅一侧的部分场氧化层212表面覆盖有金属层213。
[0060]实施例2
[0061]如图3所示，本实施例提供一种多栅S01-LDM0S器件结构，至少包括:
[0062]SOI衬底，包括硅衬底201、埋氧层202及顶硅层；
[0063]有源区204及205，形成于所述顶硅层中，包括依次相连的源区204及205、沟道区206、漂移区207、浅掺杂漏区208、及漏区209 ；[0064]多晶硅栅，包括结合于所述沟道区206表面的栅氧层210及多晶硅层211，所述多晶硅栅被至少一个介质层214隔成至少两个短栅结构，且对应所述介质层214下方的沟道区206中形成有与所述沟道区206掺杂类型相反的重掺杂区域215。
[0065]所述源区204及205，作为示例，包括所述源区204及205包括重掺杂N型区205及重掺杂P型区204，且所述重掺杂N型区205与所述沟道区206相接。所述源区204及205表面形成有金属或金属娃化物,用于源区204及205的电性引出。
[0066]所述沟道区206，作为示例，其掺杂类型为P型，所述沟道区206在多晶硅栅上加载正电压时反型为N型，使源区204及205和漏区209之间实现导通。
[0067]所述漂移区207，作为示例，其掺杂类型为N型轻掺杂，可以增大器件的击穿电压。
[0068]所述浅掺杂漏208与所述漏区209相连，所述浅掺杂漏208为N型轻掺杂，可以增大器件的击穿电压，所述漏区209的掺杂类型为N型重掺杂，所述漏区209表面结合有金属或金属硅化物，用于漏区209电性的引出。
[0069]所述多晶硅栅，包括结合于所述沟道区206表面的栅氧层210及多晶硅层211，作为示例，所述多晶硅栅被2个以上的介质层214隔成多个短栅结构。在本实施例中，所述多晶硅栅被3个介质层214隔成4个短栅结构，且对应多个介质层214下方的沟道区206中形成有与所述沟道区206掺杂类型相反的重掺杂区域215。在本实施例中，所述介质层214为二氧化硅层。当然，在其它的实施例中，所述介质层214的材料也可以是如氮化硅等其它介质材料。
[0070]所述重掺杂区域215，其掺杂浓度大于所述漂移区207的掺杂浓度，作为示例，所述重掺杂区域215的掺杂浓度为lel8~le21/cm3。由于所述短栅结构之间存在与沟道掺杂类型相反的重掺杂区域215，当·器件受到辐照时，这些重参杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而提了高器件整体的抗辐照性能。
[0071]作为示例，所述短栅结构的长度为0.02~4pm，相邻两个短栅结构之间的距离为
0.05~2i!m。在本实施例中，所述短栅结构的长度为I Pm，相邻两个短栅结构之间的距离为 I ii m。
[0072]作为示例，所述漂移区207表面结合有场氧化层212，所述场氧化层212为高介电常数的氧化物或氮化物，在本实施例为二氧化硅，所述多晶硅栅及靠近所述多晶硅栅一侧的部分场氧化层212表面覆盖有金属层213。
[0073]如图1~图7所示，图1显示为传统的单栅S01-LDM0S器件结构示意图，图2显示为本发明实施例1中的双栅S01-LDM0S器件结构示意图，图3显示为本发明实施例2中的四栅S01-LDM0S器件结构示意图。
[0074]图4显示为传统单栅S01-LDM0S器件结构(One gate_LDM0S)、双栅SO1-LDMOS器件结构(Two gate-LDMOS)、及四栅SO1-LDMOS器件结构(Four gate-LDMOS)的击穿特性仿真对比图，可以看出，相比于单栅S01-LDM0S器件结构来说，双栅S01-LDM0S器件结构、及四栅S01-LDM0S器件结构的击穿特性没有恶化，还有一定的提高。
[0075]图5显示为传统单栅S01-LDM0S器件结构(One gate-LDMOS)、双栅S01-LDM0S器件结构(Two gate-LDMOS)、及四栅S01-LDM0S器件结构(Four gate-LDMOS)的跨导特性仿真对比图，可以看出，相比于单栅S01-LDM0S器件结构来说，双栅S01-LDM0S器件结构、及四栅S01-LDM0S器件结构的跨导明显增大。从图中可以算出，相比于单栅S01-LDM0S器件结构，双栅SO1-LDMOS器件结构的跨导增加了 23.1%，四栅SO1-LDMOS器件结构的跨导增加了35.1%。
[0076]图6显示为传统单栅S01-LDM0S器件结构(One gate-LDMOS)、双栅SO1-LDMOS器件结构(Two gate-LDMOS)、及四栅SO1-LDMOS器件结构(Four gate-LDMOS)的导通电阻仿真对比图，可以看出，相比于单栅S01-LDM0S器件结构来说，双栅S01-LDM0S器件结构、及四栅S01-LDM0S器件结构的导通电阻显著降低。从图中可以算出，相比于单栅S01-LDM0S器件结构，双栅S01-LDM0S器件结构的导通电阻降低了了 22.9%，四栅S01-LDM0S器件结构的导通电阻降低了 33.1%。
[0077]图7显示为传统单栅S01-LDM0S器件结构(One gate-LDMOS)、双栅S01-LDM0S器件结构(Two gate-LDMOS)、及四栅S01-LDM0S器件结构(Four gate-LDMOS)的自热效应(self-heating)仿真对比图，可以看出，相比于单栅S01-LDM0S器件结构来说，双栅S01-LDM0S器件结构、及四栅S01-LDM0S器件结构的自热效应显著降低。
[0078]另外，对于双栅S01-LDM0S器件结构、及四栅S01-LDM0S器件结构来说，由于其短栅结构之间存在与沟道掺杂类型相反的重掺杂区域215，当器件受到辐照时，这些重参杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而可以提高器件整体的抗辐照性能。
[0079]实施例3
[0080]本实施例提供一种多栅S01-LDM0S器件结构，其基本结构如实施例1，其中，所述源区包括重掺杂N型区及重掺杂P型区，且所述重掺杂P型区与所述沟道区相接；所述沟道区的掺杂类型为N型，所述漂移区、浅掺杂漏及漏区的掺杂类型为P型，所述重掺杂区域的掺杂类型为P型。
[0081]实施例4
[0082]本实施例提供一种多栅S01-LDM0S器件结构，其基本结构如实施例2，其中，所述源区包括重掺杂N型区及重掺杂P型区，且所述重掺杂P型区与所述沟道区相接；所述沟道区的掺杂类型为N型，所述漂移区、浅掺杂漏及漏区的掺杂类型为P型，所述重掺杂区域的掺杂类型为P型。
[0083]如上所述，本发明提供一种多栅S01-LDM0S器件结构，至少包括:S0I衬底，包括硅衬底201、埋氧层202及顶硅层；有源区204及205，形成于所述顶硅层中，包括依次相连的源区204及205、沟道区206、漂移区207、浅掺杂漏208、及漏区209 ;多晶硅栅，包括结合于所述沟道区206表面的栅氧层210及多晶硅层211，所述多晶硅栅被至少一个介质层214隔成至少两个短栅结构，且对应所述介质层214下方的沟道区206中形成有与所述沟道区206掺杂类型相反的重掺杂区域215。本发明的多栅S01-LDM0S器件结构，有较高的击穿电压，跨导特性较好，正向导通电阻较小，自热效应等较低；而且，由于短栅之间存在与沟道掺杂类型相反的重掺杂区域，当器件受到辐照时，这些重参杂区域相当于复合中心，为辐照产生的电子空穴对提供了大量的复合中心，从而提了高器件整体的抗辐照性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0084]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种多栅SO1-LDMOS器件结构，其特征在于，至少包括: SOI衬底,包括娃衬底、埋氧层及顶娃层； 有源区，形成于所述顶硅层中，包括依次相连的源区、沟道区、漂移区、浅掺杂漏区、及漏区； 多晶硅栅，包括结合于所述沟道区表面的栅氧层及多晶硅层，所述多晶硅栅被至少一个介质层隔成至少两个短栅结构，且对应所述介质层下方的沟道区中形成有与所述沟道区掺杂类型相反的重掺杂区域。
2.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述重掺杂区域的掺杂浓度大于所述漂移区的掺杂浓度，所述重掺杂区域的掺杂浓度为IelS~le21/cm3。
3.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述多晶硅栅被2个以上的介质层隔成多个短栅结构。
4.根据权利要求3所述的多栅S01-LDM0S器件结构，其特征在于:所述多晶硅栅被3个介质层隔成4个短栅结构。
5.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述短栅结构的长度为0.02~4 i! m,相邻两个短栅结构之间的距离为0.05~2iim。
6.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述介质层的材料为包括二氧化硅、氮化硅的高介电常数的氧化物或氮化物。
7.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述源区包括重掺杂N型区及重掺杂P型区。
8.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述沟道区的掺杂类型为P型，所述漂移区、浅掺杂漏及漏区的掺杂类型为N型，所述重掺杂区域的掺杂类型为N型。
9.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述沟道区的掺杂类型为N型，所述漂移区、浅掺杂漏及漏区的掺杂类型为P型，所述重掺杂区域的掺杂类型为P型。
10.根据权利要求1所述的多栅S01-LDM0S器件结构，其特征在于:所述漂移区表面结合有场氧化层，所述场氧化层为氧化物或氮化物，所述多晶硅栅及靠近所述多晶硅栅一侧的部分场氧化层表面覆盖有金属层。
【文档编号】H01L29/06GK103594517SQ201310505168
【公开日】2014年2月19日 申请日期:2013年10月24日 优先权日:2013年10月24日
【发明者】赵清太, 徐大伟, 西格弗里德曼特尔, 俞跃辉, 程新红 申请人:中国科学院上海微系统与信息技术研究所, 于利希研究中心股份有限公司