衬底结构和采用该衬底结构的半导体器件的制作方法

衬底结构和采用该衬底结构的半导体器件的制作方法
【专利摘要】本发明提供了一种衬底结构和采用该衬底结构的半导体器件。该衬底结构包括：衬底；成核层，形成在衬底上并且包括具有与衬底的晶格常数相差小于1%的晶格常数的III-V族化合物半导体材料；以及缓冲层，形成在成核层上并且包括第一层和第二层，其中，第一层和第二层包括具有比成核层的晶格常数大4%或更大的晶格常数的III-V族化合物半导体材料。
【专利说明】衬底结构和采用该衬底结构的半导体器件

【技术领域】
[0001] 本公开涉及一种用于形成具有较少缺陷的高质量III-V族化合物半导体的衬底 结构以及采用该衬底结构的半导体器件。

【背景技术】
[0002] 目前，在广泛范围的领域中正进行研究活动，以通过利用化合物半导体，尤其是 III-V族化合物半导体材料来取代硅（Si)半导体材料。由于III-V族化合物半导体材料具 有比硅高10到1〇3倍的电子迁移率，因此III-V族化合物半导体材料适于在互补金属氧化 物半导体（CMOS)器件中作为高速元件的沟道或者用于高效率III-V族化合物太阳能电池 中。
[0003] 由III-V族化合物半导体诸如磷化铟（InP)、砷化镓（GaAs)、锑化镓（GaSb)和锑化 铟（InSb)制成的III-V族化合物衬底已经被广泛用作用于生长III-V族化合物半导体材料 的衬底。但是，这些衬底比Si衬底昂贵20倍，并且如此之硬而使得它们在制造工艺中易于 断裂。目前，由于商业上可获得的衬底的最大直径是6英寸，因此难于制造大面积的衬底。 为了克服这些限制，利用Si衬底来取代III-V族化合物衬底的半导体器件正在被研制。
[0004] 此外，由于很多的关注正在被指向用于实现Si基的光集成电路的技术，因此对在 Si衬底上形成诸如发光二级管（LED)和激光二极管（LD)的光源以及用于高速器件的晶体 管的技术的需求正在增长。III-V族化合物半导体在大面积Si衬底上的集成不仅可以允许 使用现有的硅制造工艺，而且也可以明显减少制造成本。
[0005] 但是，由于III-V族化合物半导体材料和硅衬底之间的晶格常数和热膨胀系数的 巨大差异而会发生各种缺陷，由此在其应用于器件方面存在限制。例如，如果生长具有比衬 底的晶格常数小的晶格常数的半导体薄膜，由于压应力而会发生位错。另一方面，如果生长 具有比衬底的晶格常数大的晶格常数的半导体薄膜，由于张应力而会导致裂纹。为了解决 这些问题，提出了各种缓冲层结构，用于在Si衬底上生长具有高结晶度而不具有诸如裂纹 或位错的缺陷的III-V族化合物半导体薄膜。


【发明内容】

[0006] 提供了用于形成具有较少缺陷的高质量III-V族化合物半导体的衬底结构和采 用该衬底结构的半导体器件。
[0007] 另外的方面将部分在下面的描述中陈述，并且部分将从该描述显见，或者可以通 过给出的实施方式的实践而习得。
[0008] 根据本发明的方面，衬底结构包括：衬底；成核层，形成在衬底上并且包括具有与 衬底的晶格常数相差小于1%的晶格常数的III-V族化合物半导体材料；以及缓冲层，形成 在成核层上并且包括第一层和第二层，其中第一层和第二层包括具有比成核层的晶格常数 大4%或更大的晶格常数的III-V族化合物半导体材料。
[0009] 缓冲层的第一层和第二层的晶格常数之间的差异可以小于1%。
[0010] 缓冲层可以还包括第三层，第三层形成在第二层上并且由具有与第二层的晶格常 数相差小于1%的晶格常数的III-V族化合物半导体材料形成。
[0011] 第一层和第三层可以由相同的III-V族化合物半导体材料制成。
[0012] 第二层和第三层中的每一个可以由III-V族化合物半导体材料制成，其中，包含 在第二层中的V族元素不同于包含在第三层中的V族元素。
[0013] 缓冲层可以具有其中第二层和第三层交替层叠在彼此之上两次或更多次的结构。
[0014] 材料层可以形成在第二层和第三层之间的交界处，其中，材料层的晶格常数和第 二层的晶格常数之间的差异以及材料层的晶格常数和第三层的晶格常数之间的差异各自 大于第二层的晶格常数和第三层的晶格常数之间的差异。
[0015] 第二层和第三层中的一个可以是磷化铟（InP)，而另一个可以是铟镓砷化物 (InGaAs)。
[0016] 第一层和第二层中的每一个可以由III-V族化合物半导体材料制成，其中，包含 在第一层中的V族元素不同于包含在第二层中的V族元素。缓冲层可以具有其中第一层和 第二层交替层叠在彼此之上两次或更多次的结构。
[0017] 材料层可以形成在第一层和第二层之间的交界处，其中，材料层的晶格常数和第 一层的晶格常数之间的差异以及材料层的晶格常数和第二层的晶格常数之间的差异各自 大于第一层的晶格常数和第二层的晶格常数之间的差异。
[0018] 第一层和第二层中的一个可以是InP，而另一个可以是InGaAs。
[0019] 成核层可以包括磷化镓（GaP )、磷化铝（A1P )、镓铝磷化物（GaxAlhP )、镓氮磷化物 (GaNP)和镓氮砷磷化物（GaNAsP)中的一种。
[0020] 缓冲层可以由InP、砷化镓（GaAs)、砷化铟（InAs)、锑化镓（GaSb)和锑化铟（InSb) 中的一种或其组合形成。
[0021] 衬底可以是硅衬底。
[0022] 根据本发明的另一方面，半导体器件包括：硅衬底；成核层，形成在硅衬底上并且 包括具有与衬底的晶格常数相差小于1%的晶格常数的III-V族化合物半导体材料；缓冲 层，形成在成核层上并且包括第一层和第二层，其中第一层和第二层包括具有比成核层的 晶格常数大4%或更大的晶格常数的III-V族化合物半导体材料；以及器件层，形成在缓冲 层上并且包括III-V族化合物半导体层。
[0023] 器件层可以包括发光二极管（LED)、激光二极管（LD)、光电二极管（PD)、场效应晶 体管（FET )、高电子迁移率晶体管（HEMT )或者肖特基二极管结构。
[0024] 半导体器件可以进一步包括形成在硅衬底上的硅基的电子器件或者光学器件。
[0025] 缓冲层中的第一层和第二层的晶格常数之间的差异可以小于1%。
[0026] 缓冲层可以还包括第三层，第三层形成在第二层上并且由具有与第二层的晶格常 数相差小于1%的晶格常数的m-v族化合物半导体材料制成。

【专利附图】

【附图说明】
[0027] 从以下结合附图对各实施方式的描述，这些和/或其他方面将变得明显并且更容 易理解，在附图中：
[0028] 图1是根据本发明的实施方式的衬底结构的示意性横截面图；
[0029] 图2是根据本发明的另一实施方式的衬底结构的示意性横截面图；
[0030] 图3是根据本发明的另一实施方式的衬底结构的示意性横截面图；
[0031] 图4是根据本发明的另一实施方式的衬底结构的示意性横截面图；
[0032] 图5是根据本发明的实施方式的半导体器件的示意性横截面图；
[0033] 图6是根据本发明的另一实施方式的半导体器件的示意性横截面图；
[0034] 图7是根据本发明的另一实施方式的半导体器件的示意性横截面图；以及
[0035] 图8是根据本发明的另一实施方式的半导体器件的示意性横截面图。

【具体实施方式】
[0036] 现在将在下文参照附图更全面地描述本发明的示例性实施方式，其中相同的附图 标记始终表示相同的元件。层、区域和/或其他元件的尺寸为了清楚和解释的方便而被夸 大。本实施方式可以具有不同的形式，并且不应理解为被限制于在此给出的描述。将理解， 当一个元件被称为在另一元件上或之上时，它可以直接在该另一元件上，或者也可以存在 中间元件。
[0037] 图1是根据本发明的实施方式的衬底结构100的横截面图。
[0038] 衬底结构100包括衬底110、形成在衬底110上的成核层120以及形成在成核层 120上的缓冲层130。衬底结构100可以作为在衬底110上以少量缺陷形成化合物半导体 层的模板，该化合物半导体层具有与衬底110的晶格常数很大程度上不同的晶格常数。例 如，当衬底110是硅衬底并且III-V族化合物半导体层形成在硅衬底110上时，III-V族化 合物半导体层经受来自硅衬底的压应力，由此导致诸如位错的缺陷。衬底结构1〇〇被构造 成使得诸如位错的缺陷集中在成核层120上的缓冲层130内，并且彼此相互作用和抵消，由 此减少了随后在其上形成的化合物半导体层中的缺陷的出现。
[0039] 成核层120可以具有与衬底110的晶格常数类似的晶格常数。例如，成核层120可 以由III-V族化合物半导体材料形成，该III-V族化合物半导体材料具有与衬底110的晶 格常数相差小于1%的晶格常数。当衬底110是硅衬底并且成核层120由磷化镓（GaP)制成 时，衬底110和成核层120的晶格常数之间的差异大约为0. 2%。成核层120可以包括GaP、 磷化铝（A1P)、镓铝磷化物（GaxAlhP)、镓氮磷化物（GaNP)和镓氮砷磷化物（GaNAsP)中的 一种。
[0040] 缓冲层130可以包括第一层131和第二层132,第一层131和第二层132具有与成 核层120的晶格常数很大程度上不同的晶格常数。例如，第一层131和第二层132可以由 III-V族化合物半导体材料形成，该III-V族化合物半导体材料具有与成核层120的晶格常 数相差4%或更大的晶格常数。第一层131和第二层132可以具有比成核层120的晶格常 数大的晶格常数。第一层131和第二层132具有彼此类似的晶格常数，并且第一层131和 第二层132之间的晶格常数差异可以小于大约1%。缓冲层130中的第一层131和第二层 132中的每一个可以由GaP、磷化铟（InP)、砷化镓（GaAs)、砷化铟（InAs)、锑化镓（GaSb)和 锑化铟（InSb)中的一个或其组合形成。
[0041] 第一层131和第二层132中的每一个可以由III-V族化合物半导体材料制成，其 中，包含在第一层131中的V族元素不同于包含在第二层132中的V族元素。例如，第一层 131和第二层132中的一个可以由InP制成，而另一个可以由铟镓砷化物（InGaAs)制成。
[0042] 如上所述，成核层120具有与衬底110的晶格常数类似的晶格常数，而缓冲层130 由具有与衬底110的晶格常数很大程度上不同的晶格常数的材料形成。这形成了具有均匀 的厚度和少量的缺陷的成核层120,并且将由晶格常数差异导致的缺陷集中在形成在成核 层120上的缓冲层130中。缓冲层130中集中的缺陷可以彼此平衡和抵消，如下面详细描 述的。
[0043] 图2是根据本发明的另一实施方式的衬底结构200的示意性横截面图。
[0044] 在根据本实施方式的衬底结构200中，缓冲层230包括第一层231和第二层232以 及第三层233,第一层231和第二层232的晶格常数与成核层120的晶格常数相差大约4% 或更大，第三层233由III-V族化合物半导体材料制成，该III-V族化合物半导体材料具有 与第二层232的晶格常数相差小于1%的晶格常数。第二层232和第三层233中的每一个 可以由III-V族化合物半导体材料制成，其中，包含在第二层232中的V族元素不同于包含 在第三层233中的V族元素。例如，第一层231和第二层232中的一个可以由InP制成，而 另一个可以由InGaAs制成。第三层233也可以由与第一层231相同的III-V族化合物半 导体材料形成。
[0045] 图3是根据本发明的另一实施方式的衬底结构300的示意性横截面图。
[0046] 参照图3,在根据本实施方式的衬底结构300中，缓冲层330形成在成核层120上 并且包括交替层叠的两对第一层331和第二层332。第一层331和第二层332可以具有与 成核层120的晶格常数相差大约4%或更大并且彼此相差小于1%的晶格常数。第一层331 和第二层332中的每一个可以由III-V族化合物半导体材料制成，其中，包含在第一层331 中的V族元素不同于包含在第二层332中的V族元素。第一层331和第二层332交替层叠 在彼此之上的次数不局限于2。在这种结构中，材料层(未示出）形成在第一层331和第二 层332的交界处，其中，材料层的晶格常数和第一层331的晶格常数之间的差异以及材料层 的晶格常数和第二层332的晶格常数之间的差异分别大于第一层331的晶格常数和第二层 332的晶格常数之间的差异。材料层防止了位错向上传播。
[0047] 图4是根据本发明的另一实施方式的衬底结构400的示意性横截面图。
[0048] 参照图4,根据本实施方式的衬底结构400包括成核层120和形成在成核层120上 的缓冲层430,缓冲层430包括第一层431和形成在第一层431上的交替层叠的第二层432 和第三层433。在这种情况下，第二层432和第三层433交替层叠在彼此之上五次，由此形 成缓冲层430。
[0049] 第一层431由具有与成核层120的晶格常数相差大约4%或更大的晶格常数的 III-V族化合物半导体材料制成。第二层432由具有与第一层431的晶格常数相差小于1% 的晶格常数的III-V族化合物半导体材料制成，第三层433由具有与第二层432的晶格常 数相差小于1%的晶格常数的III-V族化合物半导体材料制成。第二层432和第三层433 中的每一个可以由ΠΙ-V族化合物半导体材料形成，其中包含在第二层432中的V族元素 不同于包含在第三层433中的V族元素。
[0050] 第一层431和第三层433可以由相同的III-V族化合物半导体材料形成。
[0051] 第二层432和第三层433交替层叠在彼此之上的次数不局限于5,并且可以改变。 通过考虑缺陷随着次数变化而向上减少的程度来适当地确定次数。当各自包含不同V族元 素的III-V族化合物半导体材料的第二层432和第三层433交替层叠时，材料层(未示出） 可以形成在第二层432和第三层433之间的交界处，以防止位错从下面的层传播到上面的 层中。由于材料层的晶格常数和第二层432的晶格常数之间的差异以及材料层的晶格常数 和第三层433的晶格常数之间的差异各自大于第二层432的晶格常数和第三层433的晶格 常数之间的差异，因此材料层可以防止位错向上传播。例如，如果第二层432和第三层433 分别由InGaAs和InP形成，铟镓砷磷化物（InGaAsP)的材料层和铟砷磷化物（InAsP)的材 料层可以分别在第二层432之上的交界432a处和第二层432之下的交界432b处形成为纳 米厚度。材料层可以具有与InP的晶格常数相差大约2%或更大的晶格常数，使得来自下面 的层的位错在交界432a和432b处朝向横向弯曲或者彼此平衡，由此抑制位错的向上传播。 如图4所示，位错密度D集中在作为缓冲层430中的最下层的第一层431中，并且朝向上层 减小，使得在缓冲层430的最上层中存在少量的缺陷。
[0052] 高质量III-V族化合物半导体材料可以通过利用上述衬底结构400形成，并且用 作形成各种电子器件和光学器件的器件层。器件层的示例可以包括发光二极管（LED)、激光 二极管（LD)、光电二极管（PD)、场效应晶体管（FET)、高电子迁移率晶体管（HEMT)和肖特基 二极管结构。
[0053] 图5是根据本发明的实施方式的半导体器件600的示意性横截面图。
[0054] 根据本实施方式的半导体器件600包括衬底结构400和形成在衬底结构400上并 且包括III-V族化合物半导体层的器件层60。虽然衬底结构400构造成如图4所示，但本 发明不局限于此。换言之，图1至图3的衬底结构100、200和300中的一种可以被用来取 代衬底结构400。
[0055] 器件层60构成LED，并且包括第一类型半导体层620、有源层630和第二类型半导 体层640。第一电极610和第二电极650分别设置在第一类型半导体层620和第二类型半 导体层640上，以向有源层630施加电流，使得电子和空穴在有源层630处复合，以产生光。
[0056] 第一类型半导体层620被掺杂有第一类型杂质并且可以由III-V族化合物半导体 材料形成。例如，III-V族化合物半导体材料可以被掺杂有η型杂质，诸如硅（Si )、锗（Ge)、 硒（Se)和碲（Te)。
[0057] 第二类型半导体层640被掺杂有第二类型杂质并且可以由III-V族化合物半导体 材料形成。例如，III-V族化合物半导体材料可以被掺杂有P型杂质，诸如镁(Mg)、锌（Zn) 和钡（Be)。
[0058] 有源层630由于电子和空穴的复合而发光。与有源层630的能带隙相对应的能量 可以以光的形式被释放。有源层630可以具有单量子阱（SQW)或者多量子阱（MQW)结构。
[0059] 虽然第一类型半导体层620和第二类型半导体层640具有单层结构，但它们可以 具有多层结构。
[0060] 虽然半导体器件600是LED，但是响应于入射光而产生电信号的光电二极管、或 者通过对于LED结构进一步包括谐振腔结构而制成的激光二极管可以被用作半导体器件 600。
[0061] 图6是根据本发明的另一实施方式的半导体器件700的示意性横截面图。
[0062] 参照图6,根据本实施方式的半导体器件700包括衬底结构400和形成在衬底结构 400上并且包括III-V族化合物半导体层的器件层70。虽然衬底结构400构造成如图4所 示，但本发明不局限于此。换言之，图1至图3的衬底结构100、200和300中的一种可以被 用来取代衬底结构400。
[0063] 器件层70构成薄膜晶体管（TFT)，并且包括沟道层710、接触沟道层710的两端的 源电极730和漏电极740、以及在沟道层710上的栅极绝缘层720和在栅极绝缘层720上的 栅电极750。
[0064] 沟道层710具有多个层，例如，铟铝砷化物（InAlAs) /InGaAs的双层结构。
[0065] 此外，衬底结构400可以以光电集成电路（0EIC)的形式而被使用，在0EIC中硅基 的电子器件或光学器件和III-V族化合物光学器件集成在单个器件中。
[0066] 图7是根据本发明的另一实施方式的半导体器件800的示意性横截面图。
[0067] 参照图7,根据本实施方式的半导体器件800包括：成核层120,形成在硅衬底110 的一个区域上并且由具有与硅衬底110的晶格常数相差小于1%的晶格常数的III-V族化 合物半导体材料形成；缓冲层430,具有交替层叠的两层III-V族化合物半导体材料，其中， 所述两层具有与成核层120的晶格常数相差4%或更大的晶格常数；在缓冲层430上的器件 层60以及形成在硅衬底110的另一区域上的硅器件80。
[0068] 如图7所示，硅器件80具有晶体管结构，并且包括通过以高浓度掺杂硅衬底110 的区域而形成的源极区830和漏极区840、在硅衬底110上的栅极绝缘层820以及在栅极绝 缘层820上的栅电极850。
[0069] 图8是根据本发明的另一实施方式的半导体器件900的示意性横截面图。
[0070] 参照图8,根据本实施方式的半导体器件900包括：成核层120,形成在硅衬底110 的一个区域上；在成核层120上的缓冲层430 ;形成在缓冲层430上的具有LED结构的器件 层60和具有晶体管结构的器件层70 ;以及形成在硅衬底110的另一区域上的硅器件80。
[0071] 图7和图8的半导体器件800和900是硅基的光集成电路（PIC)，除了硅晶体管 夕卜，在半导体器件800或900中与III-V族化合物光学器件集成的硅器件80可以包括各种 光学兀件，诸如光稱合器、光调制器和光波导。
[0072] 根据本发明的一个或多个实施方式的上述衬底结构包括在衬底上的成核层和缓 冲层，并且被构造成使得由于衬底和缓冲层之间的晶格常数差异而引起的缺陷集中在缓冲 层上并且在缓冲层内彼此平衡和抵消。
[0073] 此外，当成核层由具有与衬底的晶格常数稍微不同的晶格常数的III-V族化合物 半导体材料形成时，会出现小尺寸和均匀的成核，由此提供高质量III-V族化合物成核层。
[0074] 通过利用具有上述结构的成核层和缓冲层，可以提供在硅衬底上具有少量缺陷诸 如位错的包括III-V族化合物半导体层的大面积半导体器件。
[0075] 形成在上述衬底结构上的III-V族化合物半导体层可以被用作各种光学器件和 电子器件，由此容易实现硅基的光集成电路。
[0076] 虽然已经参照本发明的示例性实施方式具体图示和描述了本发明以助于本发明 的理解，但是将理解的是在此描述的示例性实施方式应该仅在描述性含义上而非出于限制 目的考虑，并且本发明的范围并不由本发明的详细描述来限定。此外，本领域普通技术人员 将理解，本发明中可以在形式和细节上做出各种变化而不背离权利要求书限定的本发明的 精神和范围。
[0077] 本申请要求2013年4月5日在韩国知识产权局提交的韩国专利申请 No. 10-2013-0037654的权益，其公开内容通过引用整体结合于此。
【权利要求】
1. 一种衬底结构，包括： 衬底； 成核层，形成在所述衬底上并且包括具有与所述衬底的晶格常数相差小于1%的晶格 常数的III-V族化合物半导体材料；以及 缓冲层，形成在所述成核层上并且包括第一层和第二层，其中，所述第一层和所述第二 层包括具有比所述成核层的晶格常数大4%或更大的晶格常数的III-V族化合物半导体材 料。
2. 如权利要求1所述的衬底结构，其中，所述缓冲层的所述第一层和所述第二层的晶 格常数之间的差异小于1%。
3. 如权利要求2所述的衬底结构，其中，所述缓冲层还包括第三层，所述第三层形成在 所述第二层上并且包括具有与所述第二层的晶格常数相差小于1%的晶格常数的III-V族 化合物半导体材料。
4. 如权利要求3所述的衬底结构，其中，所述第一层和所述第三层由相同的III-V族化 合物半导体材料制成。
5. 如权利要求3所述的衬底结构，其中，所述第二层和所述第三层中的每一个由III-V 族化合物半导体材料制成，其中，包含在所述第二层中的V族元素不同于包含在所述第三 层中的V族元素。
6. 如权利要求5所述的衬底结构，其中，所述缓冲层具有其中所述第二层和所述第三 层交替层叠在彼此之上两次或更多次的结构。
7. 如权利要求6所述的衬底结构，其中，材料层形成在所述第二层和所述第三层的交 界处，其中，所述材料层的晶格常数和所述第二层的晶格常数之间的差异以及所述材料层 的晶格常数和所述第三层的晶格常数之间的差异各自大于所述第二层的晶格常数和所述 第三层的晶格常数之间的差异。
8. 如权利要求5所述的衬底结构，其中，所述第二层和所述第三层中的一个是磷化铟 (InP)，而另一个是铟镓砷化物（InGaAs)。
9. 如权利要求2所述的衬底结构，其中，所述第一层和所述第二层中的每一个由III-V 族化合物半导体材料制成，其中，包含在所述第一层中的V族元素不同于包含在所述第二 层中的V族元素。
10. 如权利要求9所述的衬底结构，其中，所述缓冲层具有其中所述第一层和所述第二 层交替层叠在彼此之上两次或更多次的结构。
11. 如权利要求10所述的衬底结构，其中，材料层形成在所述第一层和所述第二层之 间的交界处，其中，所述材料层的晶格常数和所述第一层的晶格常数之间的差异以及所述 材料层的晶格常数和所述第二层的晶格常数之间的差异各自大于所述第一层的晶格常数 和所述第二层的晶格常数之间的差异。
12. 如权利要求9所述的衬底结构，其中，所述第一层和所述第二层中的一个是磷化铟 (InP)，而另一个是铟镓砷化物（InGaAs)。
13. 如权利要求1所述的衬底结构，其中，所述成核层包括磷化镓（GaP)、磷化铝（A1P)、 镓铝磷化物（GaxAlhP )、镓氮磷化物（GaNP )和镓氮砷磷化物（GaNAsP )中的一种。
14. 如权利要求1所述的衬底结构，其中，所述缓冲层由磷化铟（InP)、砷化镓（GaAs)、 砷化铟（InAs)、锑化镓（GaSb)和锑化铟（InSb)中的一种或其组合形成。
15. 如权利要求1所述的衬底结构，其中，所述衬底是硅衬底。
16. -种半导体器件，包括： 娃衬底； 成核层，形成在所述硅衬底上并且包括具有与所述硅衬底的晶格常数相差小于1%的 晶格常数的III-V族化合物半导体材料； 缓冲层，形成在所述成核层上并且包括第一层和第二层，其中，所述第一层和所述第二 层包括具有比所述成核层的晶格常数大4%或更大的晶格常数的III-V族化合物半导体材 料；以及 器件层，形成在所述缓冲层上并且包括III-V族化合物半导体层。
17. 如权利要求16所述的半导体器件，其中，所述器件层包括：发光二极管（LED)、激光 二极管（LD)、光电二极管（PD)、场效应晶体管（FET)、高电子迁移率晶体管（HEMT)或者肖特 基二极管结构。
18. 如权利要求16所述的半导体器件，还包括：形成在所述硅衬底上的硅基的电子器 件或光学器件。
19. 如权利要求16所述的半导体器件，其中，所述缓冲层中的所述第一层和所述第二 层的晶格常数之间的差异小于1%。
20. 如权利要求19所述的半导体器件，其中，所述缓冲层还包括第三层，所述第三层 形成在所述第二层上并且包括具有与所述第二层的晶格常数相差小于1%的晶格常数的 III-V族化合物半导体材料。
【文档编号】H01L29/205GK104103675SQ201310520285
【公开日】2014年10月15日 申请日期:2013年10月29日 优先权日:2013年4月5日
【发明者】李商文, 曹永真, 李明宰 申请人:三星电子株式会社