多芯片叠合封装结构的制作方法
【专利摘要】本实用新型公开了一种多芯片叠合封装结构，所述封装结构包括包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块与上层芯片实现电连接。由于采用本实用新型，通过导电孔经图案化导电层重新布线，并经导电凸块实现多层芯片叠合后的电连接，不仅节省了芯片空间，无需引线就可实现不同层芯片的电气连接，提高了电气连接的灵活性。
【专利说明】多芯片叠合封装结构
【技术领域】
[0001]本实用新型涉及电子封装领域，具体涉及一种多芯片叠合封装结构。
【背景技术】
[0002]随着电子器件集成化程度不断加深，且电子产品趋于小型化发展，这也就意味着，一定的封装空间内要容纳更多的元器件。这不仅要求单个产品的小型化，也对电子器件的封装技术提出了更高的要求。尤其是对于芯片的封装来说，若将多块芯片放置于同一水平高度进行封装，则占用面积大，导致芯片在一些小型化产品中难以应用。
[0003]于是，人们开始采用芯片叠装技术来解决上述问题，即将多块芯片在空间上进行叠合放置，并通过引线与基板进行电气连接。该现有技术虽能部分解决多芯片占用面积大的问题，但封装在一起的多芯片之间往往需要相互连接和协同配合，而现有技术的封装后的多芯片之间没有电气连接，需要通过外部电路的连接才能实现各个芯片之间的连接。故而，现有技术的多芯片叠合封装结构还存在难以实现多层芯片之间电连接的问题。
实用新型内容
[0004]本实用新型要解决的技术问题是，提供了一种便于多层芯片之间电连接的多芯片叠合封装结构。
[0005]本实用新型的技术解决方案是，提供一种以下结构的多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通。
[0006]作为优选，所述的芯片承载体为引线框架。
[0007]作为优选，所述的图案化导电层为金属导电层。
[0008]作为优选，所述的多层芯片至少包括第一层芯片和第二层芯片，所述第一层芯片和第二层芯片均至少包括一块芯片。
[0009]作为优选，所述的第一层芯片包括两块或两块以上芯片，第二层芯片包括一块芯片。
[0010]作为优选，所述的第二层芯片包括两块或两块以上芯片，第一层芯片包括一块芯片。
[0011]作为优选，在下层芯片背面与图案化导电层之间设有绝缘层。
[0012]采用本实用新型的结构，与现有技术相比，具有以下优点:由于多层芯片叠合封装，并在芯片上设有导电孔，通过导电孔和导电凸块实现多层芯片叠合后的电气连接，不仅节省了芯片空间，同时无需引线就可实现不同层芯片的电连接，下层芯片的导电孔经图案化导电层重新布线与上层芯片电连接，提高了电连接的灵活性，扩大了本实用新型的适用范围。【专利附图】
【附图说明】
[0013]图1为本实用新型多芯片叠合封装结构的结构示意图(实施例1)；
[0014]图2为本实用新型多芯片叠合封装结构的结构示意图(实施例2)；
[0015]图3为本实用新型多芯片叠合封装结构的结构示意图(实施例3)；
[0016]图4为本实用新型多芯片叠合封装结构的结构示意图(实施例4)；
[0017]图中所示:1.第一层芯片；2.第二层芯片；3.芯片承载体；4.导电孔；5.图案化导电层；6.导电凸块；7.绝缘层；8.第三层芯片。
【具体实施方式】
[0018]下面将结合附图以及具体实施例来进一步详细说明本实用新型。
[0019]本实用新型的多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通；所述的芯片背面是指相对有源面来说的，本实施例中，有源面位于芯片的下表面，背面则指的是芯片的上表面。
[0020]实施例1:
[0021]如图1所示，采用两层芯片结构，第一层芯片I和第二层芯片2均包括一块芯片，第一层芯片I位于第二层芯片2的下方，第一层芯片I通过焊块6焊接于芯片承载体3(弓丨线框架)上，在第一层芯片I上设置导电孔4，在第一层芯片I上表面依次覆设绝缘层7和图案化导电层5，经图案化导电层5重新布线后，相应导电孔4与第二层芯片2电气连接。
[0022]实施例2:
[0023]如图2所示，实施例2与I的不同在于第一层芯片I包括两块芯片，两块芯片中均设有导电孔4，在两块芯片的上表面上依次覆设绝缘层7和图案化导电层5，即对两块芯片的导电孔4进行重新布线后与第二层芯片2电气连接。当然，本实施例还存在一些变形，例如，第一层芯片包括两块以上芯片；第一层芯片中的两块或两块以上芯片中的其中一块或多块与第二层芯片电气连接。
[0024]实施例3:
[0025]如图3所示，实施例3与实施例1的区别在于第二层芯片2包括两块芯片。在第一层芯片I上设置导电孔，并在第一层芯片I的上表面上依次覆设绝缘层7和图案化导电层5,重新布线后,第一层芯片I的一块芯片上的导电孔4与第二层芯片2的两块芯片电气连接。本实施例也同样存在变形，例如，第二层芯片包括两块以上芯片；第一层芯片的导电孔仅与第二层芯片的其中一块芯片电气连接。
[0026]实施例4:
[0027]各个实施例在结构上并非完全独立的，可以相互组合和变形。如图4所示，实施例4主要是综合实施例1-3的结构，形成三层芯片结构，第一层芯片I和第二层芯片2均包括两块芯片，第三层芯片8包括一块芯片。第一层芯片I的两块芯片上设有导电孔4并经导电孔与第二层芯片2的两块芯片电气连接，第二层芯片2的两块芯片内也设有导电孔，并经导电孔与第三层芯片8电气连接。[0028]对于实施例4的变形，包括但不限于以下几种，例如，只有第一层芯片与第二层芯片存在电气连接，第二层芯片与第三层芯片无电气连接；或只有第二层芯片与第三层芯片存在电气连接，第一层芯片与第二层芯片无电气连接。再如，第一层芯片的全部或部分导电孔通过第二层芯片上的导电孔而直接与第三层芯片电气连接，这一变形主要是针对技术特征“上下相邻两层芯片之间通过焊块焊接固定并可通过导电孔经焊块实现电气连接”的进一步解释说明，此时的第二层芯片和第三层芯片可以视为符合该技术特征的上下相邻两层。
[0029]以上实施例中多芯片叠合封装结构的制作方法，所述的制作方法基于三层芯片(以三层为例)，包括以下步骤:
[0030]将最下层芯片的有源面焊接于芯片承载体上，所述的芯片承载体包括但不限于引线框架；
[0031]在第一层芯片和第二层芯片上均制作有导电孔，在设置导电孔之前先铺设一层绝缘层，导电孔穿过绝缘层，然后在绝缘层上覆设图案化导电层，第一层芯片上的导电孔经图案化导电层重新布线后与第二层芯片电气连接；第二层芯片上的导电孔经图案化导电层重新布线后与第三层芯片电气连接；或者第一层芯片的导电孔不与第二层芯片存在直接的电气连接，而经过第二层芯片的导电孔与第三层芯片电气连接，此时第二层芯片就起到了导电“媒介”的作用，将起到了将芯片上的电极引出的功能。
[0032]所述绝缘层为PI绝缘层，所述导电孔穿透绝缘层；所述图案化导电层采用RDL技术，可重新安排压焊点到芯片上合理位置，图案化导电层的制作一般是先在芯片背面或绝缘层上设置导电层，再通过蚀刻的方式刻出相应电路，从而实现重新布线。对于导电孔的制作，可以采用化学腐蚀来实现，导电孔可以是通孔，也可以是盲孔，例如，要实现上下层芯片电连接时，并不一定要打通下层芯片，只需要下层芯片上的导电孔能与下层芯片内的元器件连接即可，再通过导电凸块与上层芯片电连接。
[0033]以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。
【权利要求】
1.一种多芯片叠合封装结构，包括芯片承载体和多层芯片，每一层芯片至少包括一块芯片；其特征在于:除最上层以外的其他层中的一层或多层芯片上设有导电孔，上下相邻两层芯片的下层芯片背面覆设有图案化导电层，上下相邻两层芯片之间设有导电凸块，下层芯片的导电孔经图案化导电层并通过导电凸块可与上层芯片相导通。
2.根据权利要求1所述的多芯片叠合封装结构，其特征在于:所述的芯片承载体为引线框架。
3.根据权利要求1所述的多芯片叠合封装结构，其特征在于:所述的图案化导电层为金属导电层。
4.根据权利要求1或2所述的多芯片叠合封装结构，其特征在于:所述的多层芯片至少包括第一层芯片和第二层芯片，所述第一层芯片和第二层芯片均至少包括一块芯片。
5.根据权利要求4所述的多芯片叠合封装结构，其特征在于:所述的第一层芯片包括两块或两块以上芯片，第二层芯片包括一块芯片。
6.根据权利要求4所述的多芯片叠合封装结构，其特征在于:所述的第二层芯片包括两块或两块以上芯片，第一层芯片包括一块芯片。
7.根据权利要求1或2所述的多芯片叠合封装结构，其特征在于:在下层芯片背面与图案化导电层之间设有绝缘层。
【文档编号】H01L23/48GK203521406SQ201320666782
【公开日】2014年4月2日 申请日期:2013年10月25日 优先权日:2013年10月25日
【发明者】谭小春 申请人:矽力杰半导体技术(杭州)有限公司