集成电路及制造具有金属栅极电极的集成电路的方法
【专利摘要】本发明涉及集成电路及制造具有金属栅极电极的集成电路的方法，其提供的是集成电路及用于制造集成电路的方法。在示例性实施例中，用于制造集成电路的方法包括在半导体基板上方提供牺牲栅极结构。该牺牲栅极结构包括两间隔件及介于该两间隔件之间的牺牲栅极材料。该方法使介于该两间隔件之间的该牺牲栅极材料的一部分形成凹部。蚀刻该两间隔件的上方区域并使用该牺牲栅极材料当作掩模。该方法包含移除该牺牲栅极材料的留存部位并暴露该两间隔件的下方区域。在该两间隔件的下方区域之间沉积第一金属。在该两间隔件的上方区域之间沉积第二金属。
【专利说明】集成电路及制造具有金属栅极电极的集成电路的方法
【技术领域】
[0001 ] 本揭示普遍涉及集成电路及用于制造集成电路的方法，并且更尤指集成电路及用于制造具有金属栅极电极的集成电路的方法。
【背景技术】
[0002]随着集成电路的关键尺寸持续缩减，用于互补式金属氧化物半导体(CMOS)晶体管的栅极电极的制造已进步到以高k介电材料和金属取代二氧化硅和多晶硅。取代的金属栅极的工艺通常用于形成栅极电极。一般的取代金属栅极工艺首先是在半导体基板(substrate)上的一对间隔件之间形成牺牲栅极氧化物材料及牺牲栅极。在如退火工艺等进一步处理步骤之后，移除牺牲栅极氧化物材料和牺牲栅极且因此产生的凹槽(resultingtrench)以高k介电质及一或多金属层填充。该金属层可包括功函数金属以及填充金属。
[0003]如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、电镀(EP)及非电镀法(EL)等工艺可用于沉积形成金属栅极电极的一或多金属层。不幸的是，随着关键尺寸减小，凹槽凸出物(trench overhang)及孔洞形成(void formation)等问题变得更普遍并造成有待克服的较大挑战。该些问题的理由在于较小的栅极尺寸。具体而言，于较小的尺寸，用以形成金属栅极电极的凹槽的深宽比(aspect ratio)随着金属层沉积并形成于凹槽侧壁上而变得更高。高深宽比凹槽的金属化常常导致孔洞形成。
[0004]其它问题随横向比例化(lateral scaling)而产生,例如,横向比例化呈现接点(contact)形成的问题。当所接触栅极间距缩减至大约64纳米(nm)时，无法在栅极线之间形成接点同时又在栅极线与接点部之间维持可靠的电绝缘特性。已研制用以处理此问题的自对准接触(SAC)方法。习知的SAC方法含括使取代金属栅极结构形成凹部，该方法包括沉积功函数金属衬垫(例如TiN、TaN、TaC、TiC、与TiAlN)和填充物或导电金属(例如，W、Al等)，接着是沉积介电帽盖材料和化学机械平坦化(CMP)。为了对装置设定正确的功函数，可能需要厚的功函数金属衬垫(例如，总厚度大于7纳米的如TiN、TiC、TaC, TiC、或TiAlN等不同材料的组合)。随着栅极长度持续缩减，例如次15纳米栅极，取代栅极结构窄到使其将遭到功函数金属衬垫「夹止(pinched-off)」，而对较低电阻填充金属留存少量或不留空间。这将对栅极长度小的装置造成高电阻问题，并且也将在SAC取代栅极金属形成凹部的工艺中造成问题。
[0005]因此，期望的是提供改善的集成电路及用于制造具有金属栅极电极的改善的集成电路的方法。还有，期望的是提供免于金属沉积工艺期间凹槽中的高深宽比而用于制造具有金属栅极电极的集成电路的方法。另外，期望的是提供用于在凹槽内沉积金属层时抑制孔洞形成的集成电路制造方法。另外，期望的是提供将具有功函数金属衬垫凹部兼容性的金属取代栅极与自对准接点整合的集成电路制造方法。再者，其它期望的特征及特性将经由后续实施方式及与附图、前述【技术领域】及【背景技术】搭配的所附权利要求书而变得明白易懂。
【发明内容】
[0006]提供的是集成电路以及用于制造集成电路的方法。在一实施例中，用于制造集成电路的方法包括在半导体基板上方设置牺牲栅极结构。该牺牲栅极结构包括两间隔件和介于该两间隔件之间的牺牲栅极材料。该方法使介于该两间隔件之间的该牺牲栅极材料的一部分形成凹部。蚀刻该两间隔件的上方区域并使用该牺牲栅极材料当作掩模(mask)。该方法包含移除该牺牲栅极材料的留存部位并暴露该两间隔件的下方区域。在该两间隔件的所述下方区域之间沉积第一金属。在该两间隔件的所述上方区域之间沉积第二金属。
[0007]在另一实施例中，用于制造集成电路的方法包括在半导体基板上方形成两间隔件。该两间隔件限定具有下方部位、上方部位、介于该下方部位与该上方部位之间的边界及顶部的凹槽。该下方部位具有第一宽度，该上方部位于大于该第一宽度的边界处具有第二宽度，以及该上方部位具有从该边界到该顶部递增的宽度。该方法包含在该凹槽的该下方部位中沉积第一金属，以及在该凹槽的该上方部位中沉积第二金属。
[0008]在另一实施例中，提供的是集成电路。集成电路包括半导体基板，以及上覆于该半导体基板的金属栅极电极结构。该金属栅极电极结构包括具有第一宽度的功函数金属。该金属栅极电极结构进一步包括上覆于该功函数金属并具有大于该第一宽度的第二宽度的填充金属。
【专利附图】
【附图说明】
[0009]下文将搭配以下图式说明集成电路及用于制造具有金属栅极电极的集成电路的方法，其中，相称的组件符号代表相称的组件，且其中: [0010]图1至图9为依据本文各实施例中包括有间隔件之间所形成第一金属的集成电路的一部分及用于制造集成电路的方法步骤的剖面侧视图；
[0011]图10至图13为用于沉积第二金属以形成金属栅极电极的依据实施例的图9的集成电路所述部分的剖面侧视图；以及
[0012]图14至图17为用于沉积第二金属以形成金属栅极电极的依据另一实施例的图9的集成电路所述部分的剖面侧视图。
[0013]主要组件符号说明
[0014]10集成电路
[0015]12半导体基板
[0016]14牺牲栅极氧化层
[0017]20牺牲栅极材料
[0018]22硬掩模
[0019]24间隔件
[0020]26牺牲栅极结构
[0021]28层间介电材料
[0022]30顶部表面
[0023]34凹槽
[0024]36选定形状的间隔件
[0025]42下方区域[0026]44上方区域
[0027]46边界平面
[0028]48顶部平面
[0029]52下方区域的厚度
[0030]54上方区域的最大厚度
[0031]56上方区域的最小厚度
[0032]62下方部位
[0033]64上方部位
[0034]66、68、70、112、114 双头箭号
[0035]74高k介电材料
[0036]78、90金属
[0037]82高k介电材料的经暴露部分
[0038]84额外间隔件
[0039]86替代间隔件
[0040]88再界定最大厚度
[0041]92、122上方表面
[0042]96帽盖
[0043]100金属栅极电极结构。
【具体实施方式】
[0044]底下的详细说明本质仅属示例性并且无意图限制本文所主张的集成电路或集成电路制造方法。此外，无意受限于任何前述【技术领域】、【背景技术】、或
【发明内容】
、或底下实施方式所呈现经表达或隐喻的理论。
[0045]提供的是避免由用于形成金属栅极电极的习知工艺所面临问题的具有金属栅极电极的集成电路及其制造方法。举例而言，本文所思考的方法提供具有金属栅极电极而无孔洞的集成电路的形成。具体而言，本文的方法避免在金属沉积期间于凹槽内出现高深宽t匕。为了避免高深宽比，形成下方部位宽度较小和上方部位宽度较大的凹槽。另外，上方部位可具有从下方部位的边界递增到上方部位的顶部的逐渐变化宽度，也就是，其向上扩大。另外，第一金属沉积工艺可用第一金属填充下方部位而不在第一金属形成于上方部位界限的侧壁上时产生高深宽比。另外，第二沉积工艺可在第一金属上及在上方区域中形成第二金属而不遭遇或产生高深宽比。所以，突出物(overhang)和孔洞(void)不会形成，并且产生的金属栅极电极由于改善的金属沉积而呈现较佳的电容效能。
[0046]图1至图9描述部分完成的集成电路及依据各种集成电路制造方法的实施例的步骤。各种设计步骤及集成电路的组成为已习知，所以为了简洁起见，本文将仅简述或完全省略许多习知步骤而不提供已知的工艺细节。另外，要注意到的是，集成电路包括不同组件数量，并且描述中所示的单一组件可代表多个组件。
[0047]在图1中，用于制造集成电路10的方法在一示例性实施例中首先提供半导体基板
12。半导体基板12较佳是硅基板(术语「硅基板」包含一般用在半导体产业的较纯的硅材料及混合有如锗和诸如此类等其它元素的硅)。半导体基板12可为块体硅晶圆或绝缘体上覆硅的晶圆，其包括上覆于中间绝缘层并依次由硅的承载晶圆支撑的薄硅层。基板可呈平面或3维，如鳍式场效晶体管(FINFET)或纳米线。
[0048]如图1所示，在示例性实施例中，牺牲栅极氧化层14形成于半导体基板12上。如本文所使用，用语「于…上」包含用语「于…上」及「上覆于」。在描述性实施例中，虽然本文思及界面层(interfacial layer)可位于牺牲栅极氧化层14下,牺牲栅极氧化层14仍直接形成于半导体基板12上。示例性牺牲栅极氧化层14是通过暴露半导体基板12于氧气而热生长或通过例如化学气相沉积(CVD)之类而沉积的一层硅氧化物。
[0049]在图1中，一层牺牲栅极材料20沉积于牺牲栅极氧化层14上。在示例性实施例中，牺牲栅极材料20可为多晶硅或非晶硅。如图所示，硬掩模22沉积于牺牲栅极材料20上。示例性硬掩模22为硅氮化物。硬掩模22及牺牲栅极材料20使用习知的微影及蚀刻步骤予以循序图案化。接着，间隔件形成材料沉积于硬掩模22和牺牲栅极材料20上并受异向性(anisotropically)蚀刻以形成间隔件24。硬掩模22、牺牲栅极材料20、牺牲栅极材料20底下的牺牲栅极氧化层14及间隔件24经考虑用以形成牺牲栅极结构26。在如外延形成源极/汲极区27以及离子布植和退火步骤等习知处理之后，层间介电材料28沉积于牺牲栅极结构26及半导体基板12上。层间介电材料28可为二氧化硅、硅氮化物、或低k材料。
[0050]在图2中，进行如化学机械平坦化(CMP)等平坦化或研磨工艺以暴露牺牲栅极材料20的顶部表面30。如本文所使用，「顶部」及「上方」可参照由图式所述的任意架构(frame of reference)来一致地描述特征或组件的方向及/或位置。具体而言，移除硬掩模22以暴露牺牲栅极材料20的顶部表面30。在图3中，继续本方法使介于两间隔件24之间的一部分牺牲栅极材料20形成凹部。所以，重新定位牺牲栅极材料20的顶部表面30而于间隔件24之间形成凹槽34。在示例性实施例中，顶部表面30重新定位至凹槽内的选定深度，也就是半导体基板12上方的选定高度，该处意图如下文所述的工艺中来随后安置如功函数金属等的金属材料。可使用如反应式离子蚀刻等任何适当的蚀刻技术移除牺牲栅极材料20。
[0051]图4描述具有间隔件24 (经部分蚀刻以形成选定形状的间隔件36)的部分完成集成电路10的进一步处理。在示例性实施例中，间隔件24首先以异向性蚀刻并接着以等向性(isotropic)蚀刻以得到选定形状的间隔件36。示例性异向性蚀刻工艺藉助于干式的等离子反应式离子蚀刻，且示例性等向性蚀刻工艺可为热磷湿蚀刻。或者，图4的部分完成集成电路可如通过用以形成选定形状的间隔件36的等向性蚀刻、沉积衬垫层及异向性蚀刻衬垫层，以完全移除间隔件24而取得。衬垫层在示例性替代实施例中为硅氮化物。
[0052] 在图4中，每一个选定形状的间隔件36都包括下方区域42及上方区域44。每一个选定形状的间隔件36的下方区域42及上方区域44都邻接于沿着边界平面46的接面(junction)。另外,上方区域44从边界平面46延伸到顶部平面48。如图所示,每一个下方区域42都具有以双头箭号52标示的实质均匀厚度。每一个上方区域44都于边界平面46处具有以箭号54标示的最大厚度并在顶部平面48处逐渐缩小至以箭号56标示的最小厚度。如图所示，每一个上方区域44的最大厚度54都小于下方区域42的厚度52。
[0053]在形成选定形状的间隔件36后，如图5所示，通过例如为热氨多晶硅湿式移除(hot ammonia poly wet removal)然后进行由稀释氢氟酸的氧化湿式蚀刻来移除牺牲栅极材料20及牺牲栅极材料20底下的牺牲栅极氧化层14。凹槽34此时包括介于选定形状的间隔件36的下方区域42之间的下方部位62及介于选定形状的间隔件36的上方区域44之间的上方部位64。因此，凹槽34的下方部位62具有以双头箭号66标示的实质均匀宽度，以及凹槽34的上方部位64于边界平面46处具有以双头箭号68标示的最小宽度且向上移动而在顶部平面48处递增或扩大至以双头箭号70所标示的最大宽度。
[0054]选定形状的间隔件36的轮廓及凹槽34的相应形状对于沉积金属到凹槽34内提供改善的深宽比。具体而言，凹槽34的下方部位62的缩减宽度66容许以减少的金属量填满下方部位62，减少上方区域44上金属的积聚。另外，选定形状的间隔件36的上方区域44的逐渐变化的轮廓也减轻深宽比影响并且抑制突出物和孔洞的形成。
[0055]在图6中，高k介电材料74例如通过原子层沉积(ALD)而沉积于层间介电材料28上，以及沉积于选定形状的间隔件36及半导体基板12上的凹槽34内。接着，如图7所示，金属78沉积于高k介电材料74上。如图所不,金属78填充凹槽34的下方部位62。黏附于选定形状的间隔件36上方区域44的金属78因用以填充凹槽34的缩减宽度下方部位62所需金属78量的减少及因凹槽34上方部位64的递增宽度与逐渐变化的轮廓而未合并或形成关出物。
[0056]在示例性实施例中，金属78是NMOS或PMOS晶体管中选用的功函数金属。例如，金属78可为钽氮化物、钽、钛氮化物或其它用于NMOS或PMOS晶体管且具有合适功函数值的已知材料。示例性金属78可通过例如原子层沉积(ALD)等适当工艺而沉积。
[0057]在图8中，金属78予以等向性蚀刻并自凹槽34的上方部位64移除。如图所示，金属78留存在凹槽34的下方部位62中。在示例性实施例中，如利用NH40H:H202:H20(标准清洗液I)溶液进行的蚀刻之类的等向性蚀刻用于使金属78形成凹部且暴露高k介电材料74的一部分82。
[0058]图9描述将高k介电材料74的经暴露部分82移除的可选择步骤。所以，得以暴露选定形状的间隔件36的上方区域44。尽管图9至图13描述将高k介电材料74的经暴露部位82自部分完成集成电路10移除，在某些实施例中仍将留存有高k介电材料74的经暴露部位82。对于下文所述图14至图17的实施例，得以移除高k介电材料74的经暴露部位82。
[0059]图9 (或图8，若高k介电材料74的经暴露部位82未遭到移除的话)描述在凹槽34的下方部位62中形成金属78后的部分完成集成电路10。图10至图13及图14至图17描述用于于金属78上形成第二金属以完成金属栅极电极的不同实施例。
[0060]在图10至图13的实施例中，额外间隔件84形成于图10中选定形状的间隔件36的上方区域44上及其之间。示例性额外间隔件84是依据习知工艺沉积且异向性蚀刻的硅氮化物。可考虑组合额外间隔件84及选定形状的间隔件36以形成替代间隔件86。由于替代间隔件86的形成，每一个替代间隔件86的上方区域44都设置有以双箭号88所标示的大于图5所示最大厚度54的再界定最大厚度。尽管再界定最大厚度88描述成稍小于双箭号52所标示的各选定形状的间隔件36的下方区域42的厚度，仍思考再界定最大厚度88在某些实施例中等于厚度52。如图所示，额外间隔件84沿着曲线渐缩至零以至于箭号56所标示的最小厚度依然等于选定形状的间隔件36于图5中的顶部平面48处的厚度。
[0061]在图11中，在金属78上的凹槽34中沉积另一金属90。在示例性实施例中，金属90通过化学气相沉积(CVD)沉积而于凹槽34上方产生覆盖层(overburden),该覆盖层通过平整化工艺予以移除而形成图11中的部分完成集成电路10。如图所示，由于替代间隔件86所形成凹槽34的轮廓提供低到足以抑制孔洞形成的深宽比，金属90形成于凹槽34中而无孔洞。示例性金属90为可轻易平坦化的填充金属，如钨(具有薄的TiN黏附层)、铝、铜或其它低电阻金属。
[0062]在图12中使金属90形成凹部以将其上方表面92降低至凹槽34的上方部位64内。示例性工艺以对金属90有选择性的任何适用习知等离子干蚀刻化学剂来异向性蚀刻金属90。在图13中，帽盖材料沉积于金属层90、额外间隔件84、选择性成形间隔件36及层间介电材料28上，以填充凹槽34并产生通过平坦化而移除形成帽盖96的覆盖层。示例性帽盖96由硅氮化物构成，但可使用任何可在凹槽34中与金属90绝缘的合适材料。在形成帽盖96之后，可通过进行广为人知的接触件形成步骤及后端(BEOL)处理步骤而继续制造程序，从而以习知方式完成集成电路。
[0063]如上所述且如部分于图13所示，集成电路10的一部分设置有包括金属78与金属90在内的金属栅极电极结构100。不例性金属78为功函数金属且不例性金属90为填充金属(通常具有低电阻)。集成电路10进一步包括围绕金属栅极电极结构100的替代间隔件86 (由间隔件36与84构成)。集成电路10也包括至少位于金属78与选定形状的间隔件36之间的高k介电材料74。如上所示，高k介电材料74也可位于选定形状的间隔件36与额外间隔件84之间。如图所示，金属78具有以双头箭号112所标示的实质均匀宽度，而金属90具有向上扩大的宽度，也就是，宽度从具有金属78的边界递增至最大宽度(上方表面92处以双头箭号114所标示)。
[0064]图14至图17中所示的工艺提供用于形成替代间隔件86的替代实施例。在图14中，移除图9中部分完成集成电路10的选定形状的间隔件36。硅氮化物构成的示例性选定形状的间隔件36可使用对硅氮化物有选择性的习知蚀刻化学剂来等向性蚀刻。接着，通过在部分完成集成电路10上沉积间隔件形成层并异向性蚀刻间隔件形成层来形成替代间隔件86。示例性替代间隔件86由如SiBN、SiCBN、或类似材料的低k介电材料构成。
[0065]由于替代间隔件86的形成，每一个替代间隔件86的上方区域44都设有大于图5所不最大厚度54的再界定最大厚度88。在图14中，再界定最大厚度88描述成实质等于下方区域42的厚度52，但可考虑再界定最大厚度88在某些实施例中小于厚度52。如图所示，每一个替代间隔件86都于顶部平面48处渐缩至最小厚度。
[0066]在图15中，下方电阻金属90沉积在凹槽34中，并形成凹部以将其上方表面92降低至凹槽34的上方部位64内。在示例性实施例中，通过CVD沉积金属90以在凹槽34上产生覆盖层，而该覆盖层通过平坦化工艺移除。金属90接着使用对形成金属90的金属有选择性的任何合适的习知等离子干蚀刻化学剂来异向性蚀刻。
[0067]如图所示，由于替代间隔件86所作为凹槽34界限的轮廓提供足以抑制孔洞形成的低深宽比，金属90沉积在凹槽34中而无孔洞。示例性金属90为填充金属。如上所述，示例性填充金属包括可轻易平坦化的金属，如钨(具有薄TiN阻障层)、铝、铜或其它低电阻金属。
[0068]图16描述使替代间隔件86形成凹部而令替代间隔件86具有低于金属90上方表面的上方表面122的可选择步骤。此可选择步骤可在替代间隔件86不足以抵抗用于在随后处理中对金属90形成自对准接触的蚀刻工艺时进行。在替代间隔件86足以抵抗随后的蚀刻工艺的实施例中，替代间隔物86可保持未形成凹部。
[0069]在图17中，帽盖材料沉积于金属90、替代间隔件86及层间介电材料28上以填充凹槽34并产生通过平坦化所移除的覆盖层以形成帽盖96。示例性帽盖96由氮化硅形成，但可使用任何可与金属90绝缘且足以抵抗随后在凹槽34中的蚀刻工艺的适用材料。在形成帽盖96之后，通过进行广为人知的接触件形成步骤及后端(BEOL)处理步骤而继续制造程序，从而以习知方式完成集成电路。
[0070]如上所述且如部分于图17所示，得以提供集成电路10的一部分。集成电路10的该部分包括其含括有金属78与金属90的金属栅极电极结构100。示例性金属78为功函数材料并且示例性金属90为具有较低电阻的填充金属。集成电路10进一步包括围绕金属栅极电极结构100的替代间隔件86。集成电路10也包括至少位于金属78与替代间隔件86之间的高k介电材料74。如图所示，金属78具有以双箭号112所示的实质均匀的宽度，而金属90具有以双箭号114标示的向上扩大并于上方表面92处达到最大宽度的宽度。
[0071]尽管本文所述实施例说明单一金属78的使用，仍思及金属78可包括超过一层的不同或交替金属，如超过一层的功函数金属，并且本方法可包括用于在凹槽34中形成金属78的多道沉积步骤。
[0072]本文所述的集成电路及用于制造集成电路的方法提供实质无孔洞的金属栅极电极结构。如上所述，各种金属沉积工艺期间围绕凹槽的间隔件所界定的凹槽的深宽比、凹槽下方部位的缩减宽度及凹槽上方部位的递增宽度与逐渐变化的形状提供具有沉积金属的凹槽的最佳化填充。因此，于本文所形成的金属栅极电极可防止孔洞、升高的电阻与栅极失效。
[0073]尽管前述详细说明中已呈现至少一示例性实施例，仍应了解存在大量变化。也应了解本文所述的示例性实施例或实施例并非用意在于以任何方式限制所申请专利技术主题的范畴、可应用性或配置。反而，前述详细说明将提供所属领域的技术人员用于实现所述实施例的方便路图。应理解可对组件功能及配置施作各种变更而不脱离权利要求书所界定的范畴，其包括提出本专利申请的时间点的已知等效及可预期等效。
【权利要求】
1.一种用于制造集成电路的方法，该方法包含: 在半导体基板上方设置牺牲栅极结构，其中，该牺牲栅极结构包括两间隔件及介于该两间隔件之间的牺牲栅极材料； 使介于该两间隔件之间的该牺牲栅极材料的一部分形成凹部； 蚀刻该两间隔件的 上方区域并使用该牺牲栅极材料当作掩模； 移除该牺牲栅极材料的留存部位并暴露该两间隔件的下方区域； 在该两间隔件的所述下方区域之间沉积第一金属；以及 在该两间隔件的所述上方区域之间沉积第二金属。
2.根据权利要求1所述的方法，其中，在半导体基板上方设置牺牲栅极结构包含设置包括于该牺牲栅极材料上方和介于所述间隔件之间的硬掩模的该牺牲栅极结构，以及其中，该方法进一步包含在使介于该两间隔件之间的该牺牲栅极材料的一部分形成凹部之前，通过平坦化而移除该硬掩模及所述间隔件的一部分。
3.根据权利要求1所述的方法，其中，在半导体基板上方设置牺牲栅极结构包含设置包括于该牺牲栅极材料上方且介于所述间隔件之间的硬掩模的该牺牲栅极结构，以及其中，该方法进一步包含: 在该牺牲栅极结构和该半导体基板上方沉积介电材料；以及 在使该两间隔件之间的该牺牲栅极材料的一部分形成凹部之前，通过平坦化而移除该硬掩模、所述间隔件的一部分及该介电质材料的一部分。
4.根据权利要求1所述的方法，进一步包含在该两间隔件的所述上方区域之间的该第二金属上方形成帽盖。
5.根据权利要求1所述的方法，进一步包含在该两间隔件的所述下方区域上方及该两间隔件之间的该半导体基板上方形成高k介电层，其中，在该两间隔件的所述下方区域之间沉积第一金属包含在该高k介电层上方沉积第一金属。
6.根据权利要求1所述的方法，其中，该两间隔件为两第一间隔件，以及其中，该方法进一步包含在沉积该第一金属后，于相邻该两第一间隔件的所述上方区域形成多个第二间隔件。
7.根据权利要求6所述的方法，其中，于相邻该两第一间隔件的所述上方区域形成所述第二间隔件包含形成各具有逐渐变窄的侧壁表面的所述第二间隔件，以界定其之间具有向上扩大的宽度的凹槽。
8.根据权利要求1所述的方法，其中，该两间隔件为两第一间隔件，以及其中，该方法进一步包含: 在沉积介于该两间隔件的所述下方区域之间的第一金属之后，移除该两第一间隔件；以及 形成相邻该第一金属的具有下方区域的两第二间隔件，其中，该两第二间隔件具有限定具有向上扩大的宽度的凹槽的上方部位的上方区域，其中，在该两间隔件的所述上方区域之间沉积第二金属包含在该两第二间隔件的所述上方区域之间沉积第二金属。
9.根据权利要求8所述的方法，进一步包含在该两间隔件的所述上方区域之间沉积该第二金属之后，使该两第二间隔件形成到达低于该第二金属的上方表面的深度的凹部。
10.根据权利要求1所述的方法，其中，在该两间隔件的所述下方区域之间沉积第一金属包含在该两间隔件的所述下方区域之间沉积功函数金属，以及其中，在该两间隔件的所述上方区域之间沉积第二金属包含在该两间隔件的所述上方区域之间沉积填充金属。
11.一种用于制造集成电路的方法，该方法包含: 在半导体基板上方形成两间隔件，其中，该两间隔件限定具有下方部位、上方部位、介于该下方部位与该上方部位之间的边界及顶部的凹槽，以及其中，该下方部位具有第一宽度，该上方部位于大于该第一宽度的边界处具有第二宽度，以及该上方部位具有从该边界到该顶部递增的宽度； 在该凹槽的该下方部位中沉积第一金属；以及 在该凹槽的该上方部位中沉积第二金属。
12.根据权利要求11所述的方法，进一步包含在该凹槽的该上方部位中的该第二金属上方形成帽盖。
13.根据权利要求11所述的方法，进一步包含在该凹槽中形成高k介电层，其中，在该凹槽的该下方部位中沉积第一金属包含在该高k介电层上方沉积第一金属。
14.根据权利要求11所述的方法，进一步包含: 在形成该两间隔件之前，于该半导体基板上方形成牺牲栅极； 使该牺牲栅极的第一部位形成凹部，以暴露该两间隔件的侧壁，其中，在半导体基板上方形成两间隔件包含使用 该牺牲栅极当作掩模而蚀刻该两间隔件；以及 在蚀刻该两间隔件之后，移除该牺牲栅极的留存部位，以于该两间隔件之间形成该凹槽。
15.根据权利要求11所述的方法，其中，该两间隔件为两第一间隔件，其中，每一个第一间隔件都具有对应该凹槽的该上方部位的上方区域，以及其中，该方法进一步包含于该凹槽的该下方部位中沉积该第一金属之后，于相邻每一个第一间隔件的该上方区域形成第二间隔件，以设置具有缩减宽度的该凹槽的该上方部位。
16.根据权利要求15所述的方法，其中，于相邻每一个该第一间隔件的该上方区域形成第二间隔件包含在该边界处设置具有实质相同于该第一宽度的缩减宽度的该凹槽的该上方部位，以及其中，该缩减宽度从该边界递增到该凹槽的该顶部。
17.根据权利要求11所述的方法，其中，该两间隔件为两第一间隔件，以及其中，该方法进一步包含: 在沉积第一金属于该凹槽的该下方部位之后，移除该两第一间隔件；以及形成相邻该第一金属的具有下方区域的两第二间隔件，其中，该两第二间隔件具有限定该凹槽的该上方部位的上方区域，以及其中，该凹槽的该上方部位维持从该边界到该顶部的递增宽度。
18.根据权利要求17所述的方法，进一步包含于该凹槽的该上方部位中沉积该第二金属之后，使该两第二间隔件形成到达该第二金属的上表面下方的深度的凹部。
19.根据权利要求18所述的方法，进一步包含在该第二金属及该两间隔件上方形成帽至JHL ο
20.一种集成电路，其包含: 半导体基板；以及 上覆于该半导体基板并包括具有第一宽度的功函数金属的金属栅极电极结构与上覆于该功函数金 属并具有大于该第一宽度的第二宽度的填充金属。
【文档编号】H01L21/8238GK104009003SQ201410057501
【公开日】2014年8月27日 申请日期:2014年2月20日 优先权日:2013年2月21日
【发明者】谢瑞龙, 朴灿柔, 项·波诺斯 申请人:格罗方德半导体公司, 国际商业机器公司