一种芯片尺寸级氮化镓基晶体管及其制备方法
【专利摘要】本发明提供了一种芯片尺寸级氮化镓基晶体管及其制备方法。该芯片尺寸级氮化镓基晶体管包括：衬底；依次沉积于衬底正面的低温成核层、氮化镓高阻层、高迁移率氮化镓层、氮化铝掺入层、铝镓氮势垒层、氮化镓帽层，其中，氮化镓帽层的两侧经刻蚀形成台阶；分别形成氮化镓帽层两侧台阶的漏极和源极，形成于氮化镓帽层上的栅极，其中，漏极、源极和栅极各自的下方直至衬底背面分别形成通孔，三个通孔的侧壁形成绝缘层，其内部填充金属，从而将漏极、源极和栅极电性连接至衬底背面。本发明将漏极、栅极、源级的金属层用导电通道的方法连接到衬底背面，在原有器件性能不变的基础上，能大大缩减封装器件的体积。
【专利说明】一种芯片尺寸级氮化镓基晶体管及其制备方法
【技术领域】
[0001]本发明涉及半导体材料生长【技术领域】，尤其涉及一种芯片尺寸级氮化镓基晶体管及其制备方法。
【背景技术】
[0002]微波晶体管的主要器件类型有同质结双极型晶体管(BJT)、异质结双极型晶体管(HBT)、金属半导体场效应晶体管(MESFET)、金属氧化物半导体场效应晶体管(MOSFET)和高电子迁移率晶体管(HEMT)等。
[0003]GaN材料的禁带宽度大(Eg=3.4eV)，临界击穿场强(3.3MV / cm)较大，制作电子器件具有耐高温、高压的特点；它的电子饱和漂移速度达到2.5X IO7Cm / S，适宜于制作高频电子器件；它与AlGaN材料形成的异质结构中可形成面密度高达1013cm_2以上的二维电子气(2DEG)，且界面处电子迁移率接近2000cm2 / V.s，完全符合在大电流状态下工作的功率器件要求；而且它的热导率>1.3ff / cm.K，较为利于功率器件的散热。GaN材料是制备高频、大功率微波晶体管的首选材料。
[0004]由于GaN缺乏同质衬底，GaN材料主要采用异质外延方法进行生长。目前生长GaN基器件材料最常用的衬底是蓝宝石、Si和SiC。蓝宝石衬底是目前最被广泛应用于外延氮化镓基材料的衬底，在材料的晶体质量及生产成本之间是最优的结果。蓝宝石极低的热导率(0.5W / Cm-K)限制了器件的散热，从而制约了器件的输出功率和器件工作的稳定性与可靠性。SiC虽然具有优良的热导率(4.49W / cm.K)，但其成本非常昂贵，衬底尺寸也不尽如人意。
[0005]在实现本发明的过程中， 申请人:发现现有技术氮化镓基晶体管制备方法的具体工艺流程如下:
[0006](I)在衬底上用MOCVD依次生长缓冲层；
[0007](2)生长氮化镓高阻层；
[0008](3)生长高迁移率氮化镓层；
[0009](4)生长氮化铝掺入层；
[0010](5)生长铝镓氮势垒层；
[0011](6)生长氮化镓帽层；
[0012](7)光刻第一版，标记金属和欧姆接触；
[0013](8)磁控溅射沉积Ti / Al / Ti / Au多层金属结构，剥离；
[0014](9)欧姆电极退火；
[0015](10)套刻第二版，注入隔离；
[0016](11)套刻第三版，肖特基接触；
[0017](12)磁控溅射沉积Ni / Au，剥离；
[0018](13) PECVD 生长 SiN 介质层；
[0019](14)套刻第四版，介质刻孔；[0020](15) ICP 刻蚀 SiN ；
[0021](16)套刻第五版,布线金属,后烘；
[0022](17)磁控溅射Ni / Au，然后进行剥离；
[0023](18)衬底材料背面减薄；
[0024](19)激光划裂衬底，将器件制作为单个单元；
[0025](20)测试制作完成的单个单元器件；
[0026](21)分选测试完成的器件，待封装；
[0027](22)设计加工封装支架；
[0028](23)开模加工支架；
[0029](24)注塑成型支架；
[0030](25)支架金属电极加工:
[0031](26)切角支架；
[0032](27)用银浆或者粘附胶将制作好的器件固定在支架上；
[0033](28)烘箱固化
[0034](29)用金属压焊机连接器件与支架；
[0035](30)密封器件，完成整个封装。
[0036]整个工艺流程大约26步左右，还不包括器件封装支架的具体工艺，器件封装支架需要开模、注塑、金属连接的制作、切角等工艺。所有工艺大约三十几步工艺，工艺流程复杂，制作成本高。
【发明内容】
[0037](一 )要解决的技术问题
[0038]鉴于上述技术问题，本发明提供了一种氮化镓基晶体管及其制备方法，
[0039]( 二 )技术方案
[0040]根据本发明的一个方面，提供了一种芯片尺寸级氮化镓基晶体管。该芯片尺寸级氮化镓基晶体管包括:衬底I ;依次沉积于衬底I正面的低温成核层2、氮化镓高阻层3、高迁移率氮化镓层4、氮化铝掺入层5、铝镓氮势垒层6、氮化镓帽层7，其中，氮化镓帽层7的两侧经刻蚀形成台阶，该台阶的下沿直至铝镓氮势垒层6 ;分别形成氮化镓帽层7两侧台阶的漏极8和源极10，形成于氮化镓帽层7上的栅极9，其中，漏极8、源极10和栅极9各自的下方直至衬底I未沉积薄膜的另一面分别形成通孔，三个通孔的侧壁形成绝缘层12，其内部填充金属13、14、15，从而将漏极8、源极10和栅极9电性连接至衬底I未沉积薄膜的背面，形成相应的导电垫，构成氮化镓基晶体管主体；以及形成于氮化镓基晶体管主体的上面以及侧面，并露出衬底I背面导电垫的绝缘封装层。
[0041]根据本发明的另一个方面，还提供了一种上述芯片尺寸级氮化镓基晶体管的制备方法。该制备方法包括:步骤A:在衬底I上依次生长低温成核层2、氮化镓高阻层3、高迁移率氮化镓层4、氮化铝掺入层5、铝镓氮势垒层6和氮化镓帽层7 ;步骤B:在氮化镓帽层7上制作第一钝化层；步骤C:在第一钝化层上制作掩膜，进行源极和漏极光刻，在第一钝化层的两端淀积金属，分别制作源极10和漏极8 ;步骤D:在源极10、漏极8以及氮化镓帽层7上淀积第二钝化层；步骤E:在第二钝化层上制作掩膜，刻蚀栅槽，并在栅槽中淀积金属，制作栅极9 ;步骤F:在衬底I上制作通孔，通孔依次穿过制备于衬底I上的各层，分别和漏极
8、栅极9和源极10的底部相通；步骤G:在通孔的侧壁制作绝缘层12，步骤H:用金属填充通孔，填充金属连接到衬底I未沉积薄膜的另一面，形成相应的导电垫，构成芯片尺寸级氮化镓基晶体管主体；以及步骤1:至少在芯片尺寸级氮化镓基晶体管主体的侧面以及其具有漏极8、栅极9、源极10的一面沉积绝缘封装层11，并露出衬底I上未沉积薄膜的另一面上的导电垫，从而制备完成芯片尺寸级氮化镓基晶体管。
[0042](三)有益效果
[0043]从上述技术方案可以看出，本发明氮化镓基晶体管的制备工艺简单，降低了生产成本。此外，氮化镓基晶体管的体积减少为原来的五分之一左右，体积下降直接降低了原材料的使用，节约了成本。同时，在制作芯片工艺的过程中，完成了封装工艺。不需要新增加封装设备的投入，节约了设备购买成本，有极好的市场前景。
【专利附图】
【附图说明】
[0044]图1为根据本发明实施例芯片尺寸级氮化镓基晶体管的剖面示意图；
[0045]图2为根据本发明实施例芯片尺寸级氮化镓基晶体管的制备方法的流程图。
[0046]【符号说明】
[0047]1-衬底；2-低温成核层；
[0048]3-氮化镓高阻层；4-高迁移率氮化镓层；
[0049]5-氮化铝掺入层；6-铝镓氮势垒层；
[0050]7-氮化镓帽层；8-漏极；
[0051]9-栅极；10-源极；
[0052]11-绝缘封装层；12-绝缘层；
[0053]13、14、15-填充金属。
【具体实施方式】
[0054]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属【技术领域】中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明的保护范围。
[0055]本发明在原有器件性能不变的基础上，大大缩减封装器件的体积。使得整个氮化镓基高电子迁移率晶体管的制备成本下降，可靠性得到了提高，所以此发明是制备高性能氮化镓基高电子迁移率晶体管的有效方法。
[0056] 在本发明的一个示例性实施例中，提供了一种芯片尺寸级氮化镓基晶体管。图1为根据本发明实施例芯片尺寸级氮化镓基晶体管的剖面示意图。请参照图1，本实施例芯片尺寸级氮化镓基晶体管包括:衬底I ;依次沉积于衬底I正面的低温成核层2、氮化镓高阻层3，高迁移率氮化镓层4，氮化铝掺入层5，铝镓氮势垒层6，氮化镓帽层7，其中，氮化镓帽层7的两侧经刻蚀形成台阶，直至铝镓氮势垒层6 ;分别形成氮化镓帽层7两侧台阶的漏极8和源极10，形成于所述氮化镓帽层7上的栅极9，其中，漏极8、源极10和栅极9各自的下方直至衬底I未沉积薄膜的另一面形成通孔，该通孔的侧壁形成绝缘层12，其内部填充金属(13、14、15)，从而将所述漏极8、源极10和栅极9电性连接至衬底I未沉积薄膜的背面，形成相应的导电垫，构成氮化镓基晶体管主体；形成于氮化镓基晶体管主体的上面以及侧面，并露出衬底I背面导电垫的绝缘封装层11。
[0057]以下对本实施例芯片尺寸级氮化镓基晶体管的各个组成部分进行详细说明。
[0058]衬底I为蓝宝石、碳化硅或者硅。
[0059]低温成核层2为氮化镓或氮化铝或铝镓氮，其厚度介于20nm?IOOnm之间，其沉积温度小于500 °C。
[0060]氮化镓高阻层3的厚度介于500nm?5000nm之间。，该氮化镓高阻层3材料为:
U-GaN0
[0061]高迀移率氮化镓层4的厚度介于IOnm?300nm之间，优化值为50nm?200nm。一般情况下，该高迁移率氮化镓层4的电子迁移率大于5X1018cm3。
[0062]氮化招掺入层5的厚度介于0.2nm?5nm之间，优化值为0.5nm?2nm。
[0063]招镓氮势鱼层6的厚度介于15nm?30nm之间。
[0064]氮化镓帽层7的厚度介于Inm?IOnm之间。
[0065]本实施例芯片尺寸级氮化镓基晶体管中，用衬底直接作为器件的支撑体，使得器件的生长、器件制作、封装工艺大幅度缩减。
[0066]在本发明的一个示例性实施例中，提供了 一种上述实施例芯片尺寸级氮化镓基晶体管的制备方法。图2为根据本发明实施例芯片尺寸级氮化镓基晶体管的制备方法的流程图。请参照图1和图2，本实施例制备方法包括:
[0067]步骤A:在衬底I上依次生长低温成核层2、氮化镓高阻层3、高迁移率氮化镓层4、氮化铝掺入层5、铝镓氮势垒层6、氮化镓帽层7 ；
[0068]步骤B:在氮化镓帽层7上制作氮化硅钝化层；
[0069]步骤C:在氮化硅钝化层上第一次制作掩膜，进行源极和漏极光刻，并在氮化硅钝化层的两端淀积金属，分别制作源极10和漏极8 ；
[0070]步骤D:在源极10和漏极8的上部以及氮化镓帽层7上淀积厚度为0.05 μ m?
0.5 μ m的氮化硅钝化层；
[0071]步骤E:在氮化硅钝化层上制作掩膜，刻蚀栅槽，并在栅槽中淀积金属，制作栅极9 ；
[0072]步骤F:在衬底I上制作通孔，通孔依次穿过制备于衬底I上的各层薄膜，分别和漏极，栅极，源极相通；
[0073]步骤G:并在通孔侧壁制作绝缘层12，
[0074]步骤H:然后用金属13、14、15填充通孔，填充金属连接到衬底I未沉积薄膜的另一面，形成相应的导电垫，构成芯片尺寸级氮化镓基晶体管主体。
[0075]步骤1:至少在芯片尺寸级氮化镓基晶体管主体的侧面以及具有漏极，栅极，源极的一面沉积绝缘封装层11，并露出衬底I上未沉积薄膜的另一面上的导电垫，从而制备完成芯片尺寸级氮化镓基晶体管。[0076]本实施例芯片尺寸级氮化镓基晶体管的制备方法由原来的三十步工艺，缩减到现在的二十四步工艺左右，同时使得器件体积减少到原来的五分之一。减少工艺不仅没有使器件性能下降，反而使制作成本和体积下降，可靠性得到了提高。
[0077]至此，已经结合附图对本发明两实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明氮化镓基晶体管及其制备方法有了清楚的认识。
[0078]此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如:本专利以氮化镓基晶体管为例，但又不仅仅局限于氮化镓基晶体管，同样适用于同质结双极型晶体管(BJT)、异质结双极型晶体管(HBT)、金属半导体场效应晶体管(MESFET)、金属氧化物半导体场效应晶体管(MOSFET)和高电子迁移率晶体管(HEMT)等电力电子器件。氮化镓所具备的高电子迁移率、高的功率附加效益、及高的截止频率等优点，使其成为制作微波大功率器件研究的首要选择。此外，在制备掩膜的过程中，还可以采用除氮化硅之外的其他钝化层，例如氧化硅、氧化硅和氮化硅复合膜或者聚酰亚胺。
[0079]综上所述，本发明提供一种工艺流程少、可靠性高的方法制备氮化镓基晶体管。制作完成后的芯片尺寸级氮化镓基晶体管性能参数没有改变，但尺寸是原来封装体的五分之一。由于工艺流程的缩短，器件良率大幅提升，整个工艺成本有了显著下降，适合大规模产业化的技术推广。
[0080]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种芯片尺寸级氮化镓基晶体管，其特征在于，包括: 衬底⑴； 依次沉积于所述衬底(I)正面的低温成核层(2)、氮化镓高阻层(3)、高迁移率氮化镓层(4)、氮化铝掺入层(5)、铝镓氮势垒层(6)、氮化镓帽层(7)，其中，所述氮化镓帽层(7)的两侧经刻蚀形成台阶，该台阶的下沿直至所述铝镓氮势垒层(6)； 分别形成所述氮化镓帽层(7)两侧台阶的漏极(8)和源极(10)，形成于所述氮化镓帽层(7)上的栅极(9)，其中，所述漏极(8)、源极(10)和栅极(9)各自的下方直至所述衬底(I)未沉积薄膜的另一面分别形成通孔，三个通孔的侧壁形成绝缘层(12)，其内部填充金属(13、14、15)，从而将所述漏极(8)、源极(10)和栅极(9)电性连接至衬底⑴未沉积薄膜的背面，形成相应的导电垫，构成氮化镓基晶体管主体；以及 形成于所述氮化镓基晶体管主体的侧面以及上面，并露出所述衬底(I)背面导电垫的绝缘封装层。
2.根据权利要求1所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述高迁移率氮化镓层(4)的材料为n-GaN,其电子迁移率大于5 X IO18Cm3 ;其厚度介于IOnm~300nm之间。
3.根据权利要求2所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述高迁移率氮化镓层(4)的厚度介于50nm~200nm之间。
4.根据权利要求1所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述氮化铝掺入层(5)的厚度介于0.2nm~5nm之间。
5.根据权利要求4所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述氮化铝掺入层(5)的厚度介于0.5nm~2nm。
6.根据权利要求1所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述铝镓氮势垒层(6)的厚度介于15nm~30nm之间；所述氮化镓帽层(7)的厚度介于Inm~IOnm之间。
7.根据权利要求1所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述氮化镓高阻层(3)的材料为u-GaN，其厚度介于500~5000nm之间； 所述低温成核层(2)的材料为氮化镓、氮化铝或铝镓氮，其厚度介于20nm~IOOnm之间，其沉积温度小于500°C。
8.根据权利要求1至7中任一项所述的芯片尺寸级氮化镓基晶体管，其特征在于，所述衬底(I)为蓝宝石、碳化硅或者硅。
9.一种权利要求1至8中任一项所述的芯片尺寸级氮化镓基晶体管的制备方法，其特征在于，包括: 步骤A:在衬底(I)上依次生长低温成核层(2)、氮化镓高阻层(3)、高迁移率氮化镓层(4)、氮化铝掺入层(5)、铝镓氮势垒层(6)和氮化镓帽层(7)； 步骤B:在所述氮化镓帽层(7)上制作第一钝化层； 步骤C:在所述第一钝化层上制作掩膜，进行源极和漏极光刻，在第一钝化层的两端淀积金属，分别制作源极(10)和漏极(8)； 步骤D:在所述源极(10)、漏极(8)以及所述氮化镓帽层(7)上淀积第二钝化层； 步骤E:在所述第二钝化层上制作掩膜，刻蚀栅槽，并在所述栅槽中淀积金属，制作栅极(9)； 步骤F:在所述衬底(I)上制作通孔，通孔依次穿过制备于所述衬底(I)上的各层，分别和所述漏极(8)、栅极(9)和源极(10)的底部相通； 步骤G:在所述通孔的侧壁制作绝缘层(12)； 步骤H:用金属填充通孔，填充金属连接到衬底(I)未沉积薄膜的另一面，形成相应的导电垫，构成芯片尺寸级氮化镓基晶体管主体；以及 步骤1:至少在芯片尺寸级氮化镓基晶体管主体的侧面以及其具有漏极(8)、栅极(9)、源极(10)的一面沉积绝缘封装层(11)，并露出衬底I上未沉积薄膜的另一面上的导电垫，从而制备完成芯片尺寸级氮化镓基晶体管。
10.根据权利要求9所述的制备方法，其特征在于，所述第一钝化层和第二钝化层均为氮化硅钝化层，其厚度均介于0.05 μ m~0.5 μ m之间。
【文档编号】H01L21/335GK103943677SQ201410153249
【公开日】2014年7月23日 申请日期:2014年4月16日 优先权日:2014年4月16日
【发明者】谢海忠, 纪攀峰, 李璟, 刘志强, 伊晓燕, 王军喜, 李晋闽 申请人:中国科学院半导体研究所