承载体、封装基板、电子封装件及其制法的制作方法

本发明涉及一种电子封装件，特别是涉及一种具轻薄短小化的电子封装件及其制法。

背景技术：

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi－Chip Module，简称MCM)等覆晶型态的封装模组、或将芯片立体堆迭化整合为三维积体电路(3D IC)芯片堆迭技术等。

图1为现有3D芯片堆迭的半导体封装件1的剖面示意图。如图1所示，提供一硅中介板(Through Silicon interposer，简称TSI)10，该硅中介板10具有相对的置晶侧10a与转接侧10b、及连通该置晶侧10a与转接侧10b的多个导电硅穿孔(Through-silicon via，简称TSV)100，且该转接侧10b上具有多个线路重布层(Redistribution layer，简称RDL)101。并将间距较小的半导体芯片19的电极垫190通过多个焊锡凸块102电性结合至该置晶侧10a上，再以底胶192包覆这些焊锡凸块102，且形成封装胶体18于该硅中介板10上，以覆盖该半导体芯片19。接着，于该线路重布层101上通过多个如凸块的导电元件103电性结合间距较大的封装基板17的焊垫170，并以底胶172包覆这些导电元件103。

制作该半导体封装件1时，先将该半导体芯片19置放于该硅中介板10上，再将该硅中介板10以这些导电元件103接置于该封装基板17上，之后形成该封装胶体18。

但是，现有半导体封装件1的制法中，使用该硅中介板10作为该半导体芯片19与该封装基板17之间信号传递的介质，因需具备一定 深宽比的控制(即该导电硅穿孔100的深宽比为100um/10um)，才能制作出适用的硅中介板10，因而往往需耗费大量制程时间及化学药剂的成本，进而提高制程难度及制作成本。

此外，该封装基板17具有含玻纤材料的核心层，致使该封装基板17厚度相当厚，因而不利于产品的轻薄短小化。

又，当该半导体芯片19具有细线宽线距的高I/O数时，则需加大该硅中介板10的面积，因而相对应的封装基板17的面积亦需加大，故不利于产品的轻薄短小化。

另外，现有半导体封装件1的制法中，于该封装胶体18覆盖该半导体芯片19后，再进行电性测试，如此，若该线路重布层101发生问题，则无法重工，将造成昂贵芯片的损失。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述现有技术的种种缺点，本发明提供一种承载体、封装基板、电子封装件及其制法，可减少该电子封装件的厚度。

本发明的电子封装件，包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；金属层，其形成于该分隔层上且电性连接该第一线路层；电子元件，其设于该线路结构的第一表面上且电性连接该金属层；以及封装层，其形成于该线路结构上，以包覆该电子元件。

本发明还提供一种承载体，包括：承载件；分隔层，其结合于该承载件上；以及线路结构，其具有相对的第一表面及第二表面，且该第一表面结合于该分隔层上，而该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度。

本发明又提供一种封装基板，包括：线路结构，其具有相对的第一表面及第二表面，且该第一表面具有第一线路层，该第二表面具有 第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；分隔层，其形成于该线路结构的第一表面上；以及金属层，其形成于该分隔层上且电性连接该第一线路层。

本发明还提供一种电子封装件的制法，包括：提供一具有相对的第一表面及第二表面的线路结构，且该线路结构的第一表面上形成有分隔层，而该第一表面具有第一线路层，该第二表面具有第二线路层，其中，该第一线路层的最小线路宽度小于该第二线路层的最小线路宽度；形成金属层于该分隔层上，且该金属层电性连接该第一线路层；设置电子元件于该线路结构的第一表面上，且该电子元件电性连接该金属层；以及形成封装层于该线路结构的第一表面上，以包覆该电子元件。

前述的制法中，该分隔层形成于该线路结构上的制程包括：提供一具有该分隔层的承载件；形成该线路结构于该分隔层上；以及移除该承载件，使该分隔层形成于该线路结构上。例如，该承载件为硅晶圆材质，且该分隔层作为蚀刻停止层，并以研磨及蚀刻方式移除该承载件；或者，该承载件为玻璃材质，以加热方式或照光方式，使该分隔层失去部分粘性，以移除该承载件。

前述的制法中，还包括于设置该电子元件之前，对该金属层与该线路结构进行电性测试。又包括于进行电性测试之前，形成导电层于该金属层上。

前述的电子封装件及其制法中，还包括形成多个导电元件于该线路结构的第二表面上。

前述的承载体、封装基板、电子封装件及其制法中，该分隔层为热化二氧化硅层或粘着层

前述的承载体、封装基板、电子封装件及其制法中，该金属层为图案化线路层。

前述的承载体、封装基板、电子封装件及其制法中，于形成该金属层前，先形成至少一辅助层于该分隔层上，使该金属层还形成于该辅助层上。

由上可知，本发明的承载体、封装基板、电子封装件及其制法，主要通过直接将高I/O功能的电子元件接置于该线路结构上，因而不 需使用一含核心层的封装基板，故可减少该电子封装件的厚度。

此外，通过该第一线路层对应具有细线宽线距的高I/O数的电子元件，因而无需增加该线路结构的面积，故有利于产品的轻薄短小化。

又，相较于现有技术，本发明的制法无需制作TSV，故可降低制作成本。

另外，本发明的制法先进行该线路结构的电性测试，再接置电子元件，故可降低电子元件的损失。

附图说明

图1为现有半导体封装件的剖面示意图；以及

图2A至图2G为本发明的电子封装件的制法的剖面示意图；其中，图2E’为图2E的另一实施例，图2G’及图2G”为图2G的另一实施例的局部放大图。

附图标记说明

1 半导体封装件

10 硅中介板

10a 置晶侧

10b 转接侧

100 导电硅穿孔

101 线路重布层

102,230 焊锡凸块

103,25 导电元件

17 封装基板

170 焊垫

172 底胶

18 封装胶体

19 半导体芯片

190 电极垫

2 电子封装件

2a 承载体

2b 封装基板

20 承载件

200 分隔层

200’,200” 辅助层

21 线路结构

21’ 第一线路部

21” 第二线路部

21a 第一表面

21b 第二表面

210 介电层

210’,300 绝缘层

211 内部线路层

211’ 第一线路层

211” 第二线路层

212 凸块底下金属层

22,22’ 金属层

220,220’ 导电层

23 电子元件

24 封装层

30 承载板

31 导电层。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、 “第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图2A至图2G为本发明的电子封装件2的制法的剖面示意图。

如图2A所示，形成一分隔层200于一承载件20上。

在本实施例中，该承载件20为半导体板体，例如虚设硅晶圆(dummy Si wafer)、玻璃或高分子板材，且该分隔层200为例如热化二氧化硅层(thermal SiO₂layer)或粘着层(较佳为有机粘着层)。

如图2B所示，形成一线路结构21于该承载件20的分隔层200上。

在本实施例中，该线路结构21具有相对的第一表面21a与第二表面21b，并以该第一表面21a结合于该分隔层200上，且该线路结构21具有多个介电层210、内部线路层211、形成于该第一表面21a的介电层210上的第一线路层211’、及形成于该第二表面21b的介电层210上的第二线路层211”，其中，该第一线路层211’的最小线路宽度小于该第二线路层211”的最小线路宽度，且该第二线路层211”形成有凸块底下金属层(Under Bump Metallurgy，简称UBM)212。

此外，该线路结构21可由线路重布层(Redistribution layer，简称RDL)制程完成。

又，由于线路的线宽越小时，需先于该承载件20的表面先形成细线宽的线路层(如0.7um)，再形成中线宽的线路层(如5um)，再形成宽线宽的线路层(10um)，之后再做更宽的线路层，以此类推。此乃由于细线路层及其上的介电层平整度较平，如此往上作宽线路时，可符合上层线路层平整度要求；反之，先于该承载件20的表面依序往上形成宽、中、细的线路层，则由于底部的宽线路层平整度不够平整，则往上无法依序制作出中、细的线路层，而产生线路层的可靠度问题。

因此，较佳地，当线路的线宽(L)太小时(如小于或等于1um以下时)，可先于晶圆制程完成第一线路部21’的布线(含绝缘层210’)，再送至后端封装制程进行第二线路部21”的布线，使该线路结构21包含相迭的第一线路部21’与第二线路部21”，且该第一线路部21’结合该分隔层200。

然而，本发明的第一线路部21’可包括但不限于一定要用晶圆制 程完成(如大于或等于1um以上时)。例如，由于晶圆制程的线路层用的介电层需以化学气相沉积(Chemical vapor deposition，简称CVD)形成氮化硅或氧化硅，其成本较高，故可采用一般非晶圆制程方式形成线路，即采用成本较低的高分子介电层，如聚酰亚胺(Polyimide，简称PI)、聚对二唑苯(Polybenzoxazole，简称PBO)以涂布方式形成于线路之间进行绝缘。

另外，该承载件20、分隔层200与线路结构21是作为一承载体2a。

如图2C所示，设置一承载板30于该线路结构21的第二表面21b上。

在本实施例中，该承载板30通过一绝缘层300(如粘胶)结合于该线路结构21上，且该绝缘层300包覆部分该承载体2a的宽线路侧的表面。

如图2D所示，移除该承载件20，使该分隔层200保留于该线路结构21上。

在本实施例中，当该承载件20为硅晶圆材质时，先研磨移除该承载件20的大部分材质，再利用蚀刻方式清除剩余该承载件20的材质，以保留该分隔层200，其中该分隔层200是作为蚀刻停止层。当该承载件20为玻璃材质时，以加热方式或照光方式(如UV光)，使该分隔层200失去部分粘性，以移除该承载件20而保留该分隔层200，其中该分隔层200是作为粘着层使用。

如图2E所示，以电镀方式形成一金属层22于该分隔层200上，且该金属层22电性连接该线路结构21的第一线路层211’，再对该金属层22与该线路结构21进行电性测试。其中该电性测试为选择性步骤。

在本实施例中，该金属层22以电镀方式制作，故会先形成导电层(图略)于该分隔层200上，且该金属层22为图案化线路层，其包含电性接触垫(pad)与导电迹线(trace)。然而，有关线路制程的方式繁多，如RDL制程，故于此不再赘述。

此外，先进行线路测试，待确认线路结构21与金属层22正常后，再接置良好裸晶粒(Known Good Die，简称KGD)，即后述的电子元件 23，以防止最终封装件因线路结构21与金属层22制作瑕疵，发生良率不佳的问题。

又，电测方式(如图2E’所示)，可例如于进行电性测试之前，可先形成一导电层31于部分该金属层22上，以构成回路(部分该金属层22没有接触该导电层31，若全部该金属层22接触该导电层31，会发生短路)，待电性测试结束后，再移除该导电层31。

另外，该金属层22、分隔层200与线路结构21是作为一封装基板2b。

如图2F所示，设置多个电子元件23于该线路结构21的第一表面21a上方。接着，形成一封装层24于该分隔层200与该线路结构21的第一表面21a上方，以包覆该电子元件23。

在本实施例中，该电子元件23为主动元件、被动元件或其组合者，其中，该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。

此外，该电子元件23以覆晶方式电性连接该线路结构21。具体地，该电子元件23通过多个焊锡凸块230电性结合至该金属层22上。或者，该电子元件23也可以打线方式电性连接该金属层22。

又，形成该封装层24的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(expoxy)或封装材。

如图2G所示，移除该承载板30及该绝缘层300，以外露该线路结构21的第二表面21b。接着，形成多个导电元件25于该线路结构21的第二表面21b上的凸块底下金属层212上。

在本实施例中，该导电元件25为焊球、金属凸块或金属针等，其结合于该凸块底下金属层212上并电性连接该第二线路层211”。

此外，该线路结构21的第二表面21b与该第二线路层211”作为植球侧，使该电子封装件2可直接电性连接至电路板(图略)，而无需再通过额外的封装基板，故可降低制作成本，且可降低终端产品的整体厚度。

又，制作该金属层22所用的导电层与该分隔层200的结合性较差，故于形成该金属层22前，如图2G’所示，可先形成一辅助层200’于该分隔层200上，再形成该导电层220于该辅助层200’上，之后形成 该金属层22于该辅助层200’与该分隔层200上。

另外，如图2G”所示，可进行多层布设，即形成另一辅助层200”形成于该辅助层200’上，以通过这些导电层220,220’电镀形成多个金属层22,22’于这些辅助层200’,200”与该分隔层200上，且最外侧的金属层22’用以电性连接该电子元件23。具体地，该另一辅助层200”为如聚酰亚胺(PI)、聚对二唑苯(PBO)、SiO₂或SiN_X材。

本发明的制法中，通过直接将高I/O功能的电子元件23接置于该线路结构21的第一线路层211’上，因而不需使用一含核心层的封装基板，故可减少该电子封装件2的厚度。

此外，通过该第一线路层211’对应具有细线宽的高I/O数的电子元件23，因而无需增加该线路结构21的面积，故有利于产品的轻薄短小化。

又，相较于现有技术，本发明的制法无需制作TSV，故可降低制作成本。

另外，制作该线路结构21后，可先进行电性测试，以确认该线路结构21内的线路制作良好，再接置昂贵的功能芯片(电子元件23)，如此可降低损失。

本发明提供一种电子封装件2，包括：一线路结构21、一分隔层200、一金属层22、多个电子元件23、以及一封装层24。

所述的线路结构21具有相对的第一表面21a及第二表面21b，且该第一表面21a具有第一线路层211’，该第二表面21b具有第二线路层211”，其中，该第一线路层211’的最小线路宽度小于该第二线路层211”的最小线路宽度。

所述的分隔层200形成于该线路结构21的第一表面21a上。

所述的金属层22形成于该分隔层200上且电性连接该第一线路层211’。

所述的电子元件23设于该分隔层200上且电性连接该金属层22。

所述的封装层24形成于该分隔层200上，以包覆该电子元件23。

另外，该电子封装件2还包括多个导电元件25，形成于该线路结构21的第二表面21b上。

本发明也可提供一种承载体2a，包括：一承载件20、一结合于该 承载件20上的分隔层200、以及结合于该分隔层200上的线路结构21，该线路结构21具有相对的第一表面21a及第二表面21b，并以该第一表面21a结合于该分隔层200上，而该第一表面21a具有第一线路层211’，该第二表面21b具有第二线路层211”，其中，该第一线路层211’的最小线路宽度小于该第二线路层211”的最小线路宽度。

本发明另可提供一种封装基板2b，包括：一具有相对的第一表面21a及第二表面21b的线路结构21、形成于该第一表面21a上的分隔层200、以及形成于该分隔层200上且电性连接该线路结构21的金属层22，该第一表面21a具有第一线路层211’，该第二表面21b具有第二线路层211”，其中，该第一线路层211’的最小线路宽度小于该第二线路层211”的最小线路宽度。

在上述中，该分隔层200为热化二氧化硅层或粘着层。

在上述中，该金属层22为图案化线路层。

在上述中，还包括形成于该分隔层200上的至少一辅助层200’,200”，使该金属层22,22’还形成于该辅助层200’,200”上。

综上所述，本发明的承载体、封装基板、电子封装件及其制法，通过直接将高I/O功能的电子元件接置于该线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。

此外，通过该第一线路层对应结合具有细线宽线距的高I/O数的电子元件，因而无需增加该线路结构的面积，故有利于产品的轻薄短小化。

又，本发明的制法无需制作TSV，故可降低制作成本。

另外，制作该线路结构后，先进行电性测试，再接置电子元件，以降低材料损失。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。