静电放电晶体管及其静电放电保护电路的制作方法

静电放电晶体管及其静电放电保护电路的制作方法
【专利摘要】提供了一种静电放电晶体管及其静电放电保护电路。该静电放电晶体管包括：设置在基底的表面上的集电极区；垂直地设置在集电极区下方的下沉区；以及在下沉区之下比下沉区水平地突出更远的埋层。
【专利说明】静电放电晶体管及其静电放电保护电路
[0001]相关申请的交叉引用
[0002]本申请根据35USC119(a)要求2013年6月12日在韩国知识产权局提交的第10-2013-0067339号韩国专利申请的权益，其全部公开内容针对所有目的通过引用合并到本文中。

【技术领域】
[0003]本说明书涉及一种静电放电晶体管及其静电放电保护电路，并且涉及一种用于高压器件的、通过在用于高压的静电放电晶体管中形成扩展电流路径可以降低钳位(clamping)电压并且可以分流高水平静电放电电流的静电放电保护电路以及形成长电流路径的静电放电晶体管。

【背景技术】
[0004]静电放电(在下文中，称为“ESD”)技术对于大多数集成电路或核心电路的可靠性是非常重要的。电路设计者可以通过使用与核心电路并联连接的静电放电晶体管、采用连接到地(GND)的I/O焊垫实现静电放电保护电路来保护核心电路。
[0005]图1是示出静电放电保护电路的框图。
[0006]参照图1，静电放电保护电路可以通过其漏极105连接到I/O焊垫110并且通过其源极104连接到地120，其中浮体(floating-body)晶体管101 (或钳位电路)包括本体
102、栅极103、源极104以及漏极105。栅极103连接到源极104，而核心电路130与浮体晶体管101并联地连接到漏极105和源极104。
[0007]然而，具有所示出的构造的静电放电保护电路在保持低钳位电压的同时分流高水平静电放电电流方面可能展现出困难。例如，在使用超过20V的高压的晶体管中，源极104和漏极105中的掺杂浓度应当低，以保持静电放电保护电路中的高击穿电压。在放电事件期间，由于在栅极接地N型金属氧化物半导体(GGNMOS)和双极结型晶体管(BJT)的操作中所引起的高导通电压，静电放电保护电路的保护核心电路130的能力降低。即使静电放电保护电路导通，在高电流双极性操作模式中也通过柯克(Kirk)效应导致强烈的迅速恢复(snapback)。进而，这可以导致界面电流的产生和BJT导通电压的改变，这是因为在漂移掺杂区和N+掺杂边界的场氧化层周围频繁地产生损坏。


【发明内容】

[0008]提供本
【发明内容】
来以简化的形式介绍在下面的【具体实施方式】中进一步描述的一些概念。本
【发明内容】
不旨在标识要求保护的主题的关键特征或基本特征，也不旨在用于帮助确定要求保护的主题的范围。
[0009]在一个通常的方面中，提供了一种静电放电晶体管，该静电放电晶体管包括:设置在基底的表面上的集电极区；垂直地设置在集电极区下方的下沉区；以及在下沉区之下比下沉区水平地突出更远的埋层。
[0010]该静电放电晶体管的通常的方面还可以包括:在基底的表面上的基极区；设置在基极区中的基极接触区；以及在基极区中与基极接触区隔开的发射极区。
[0011]至少两个集电极区、至少两个基极接触区、至少两个下沉区以及至少两个埋层可以分别地对称地设置在发射极区的两侧；以及两个埋层可以朝着发射极区突出。
[0012]下沉区可以具有在11Vcm3至12Vcm3的范围内的N型掺杂剂浓度。
[0013]静电放电晶体管的通常的方面还可以包括设置在集电极区之下的集电极扩展区。
[0014]静电放电晶体管的通常的方面还可以包括:设置在发射极区与基极接触区之间的第一绝缘膜；以及设置在基极接触区与集电极区之间的第二绝缘膜。
[0015]基极区可以围绕发射极区和基极接触区。
[0016]静电放电晶体管的通常的方面还可以包括围绕基极区的至少一个附加基极区。
[0017]静电放电晶体管的通常的方面还可以包括通过第三绝缘膜与集电极区隔开的分接区。
[0018]静电放电晶体管的通常的方面还可以包括在分接区之下的附加阱区。
[0019]可以通过与附加阱区相邻的另一阱区，在附加阱区和与附加阱区相邻的另一阱区之间形成静电放电二极管。
[0020]静电放电晶体管的通常的方面还可以包括连接在设置在发射极区的上部部分处的发射极电极与设置在基极接触区的上部部分处的基极电极之间的电阻器。
[0021 ] 静电放电晶体管可以是双极性结型晶体管。
[0022]静电放电晶体管可以配置成使得施加到集电极区的电流以穿过下沉区和埋层之后通过基极区朝着发射极区的U型路径流动。
[0023]在另一通常的方面中，提供了一种静电放电晶体管，该静电放电晶体管包括:在基底的表面上的集电极区；在基底的表面上的基极区；设置在基极区中的基极接触区；在基极区中与基极接触区隔开的发射极区；以及垂直地设置在集电极区下方的下沉区。
[0024]静电放电保护电路可以包括:静电放电晶体管，该静电放电晶体管包括集电极电极、基极电极以及发射极电极，其中，集电极电极可以连接到I/o焊垫，发射极电极可以连接到接地电极，第一电阻器连接在发射极电极与基极电极之间，第一二极管连接在发射极电极与集电极电极之间；以及，电荷泵电路，该电荷泵电路可以包括连接在集电极电极与基极电极之间的高压场效应晶体管。
[0025]电荷泵电路可以包括:设置在高压场效应晶体管的集电极电极与基极电极之间的第二二极管；以及设置在高压场效应晶体管的基极与地之间的第二电阻器。
[0026]第一二极管可以在与发射极电极结合的部分处接地。
[0027]静电放电晶体管的通常的方面还可以包括与静电放电晶体管并联连接的核心电路，并且第一二极管可以与静电放电晶体管和核心电路并联连接。
[0028]第一二极管与第二二极管可以反向连接到集电极电极。
[0029]静电放电晶体管可以是双极性结型晶体管。
[0030]根据下面的【具体实施方式】、附图以及权利要求，其他特征和方面将是明显的。

【专利附图】

【附图说明】
[0031]图1是示出了静电放电保护电路的框图。
[0032]图2是示出了用于高压的静电放电晶体管的示例的截面图。
[0033]图3A是示出了用于高压的静电放电晶体管的另一示例的截面图。
[0034]图3B是示出了图3A中所示的静电放电晶体管的示例的平面图。
[0035]图4是示出了图2中所示的静电放电晶体管的示例的平面图。
[0036]图5是示出了静电放电保护电路的示例的截面图。
[0037]图6是示出了与用于高压器件的静电放电晶体管的示例的TLP应力脉冲相对应的1-V曲线的曲线图。
[0038]贯穿附图和【具体实施方式】，除非另外说明或规定，否则相同的附图标记将被理解为指代相同的元件、特征以及结构。附图可能未按比例绘制，并且出于明晰、例示以及便利的目的，附图中的元件的相对尺寸、比例以及描述可以被夸大。

【具体实施方式】
[0039]提供下面的【具体实施方式】以帮助读者获得对在本文中所描述的方法、装置和/或系统的全面理解。然而，本文中所描述的系统、装置和/或方法的各种改变、修改以及等同物对本领域内普通技术人员将是明显的。所描述的处理步骤和/或操作的进行是示例；但是除了必须按照一定顺序发生的步骤和/或操作之外，步骤和/或操作的顺序不限于本文中所陈述的并且可以如在本领域中已知地发生改变。另外，为了增加清楚性和简明性，可以省略对本领域内普通技术人员所熟知的功能和构造的描述。
[0040]在本文中所描述的特征可以实现为不同形式，并且不应被解释为限于在本文中所描述的示例。相反，提供在本文中所描述的示例使得本公开内容是彻底和完整的，并且将向本领域内普通技术人员传达本公开内容的全部范围。
[0041]除非另有说明，否则第一层在第二层或基底“上”的陈述被解释为涵盖第一层直接地接触第二层或基底的情况和在第一层与第二层或基底之间设置有一个或更多个其他层的情况两者。
[0042]空间相关的表达，诸如“在…下方”，“在…之下”，“下”，“在…上方”，“上”等，可以用于方便地描述一个器件与其他器件或元件之中的元件间的关系。空间相关的表达应当被理解为包含附图中所示出的方向，以及在使用或操作中的器件的其他方向。此外，装置可以定向到其他方向，因此，空间相关的表达的解释是基于定向的。
[0043]如在本文中使用的诸如“第一导电类型”和“第二导电类型”的表达可以指诸如彼此相反的N或P型的导电类型，并且在本文中所说明和例示的示例包含其补充示例。
[0044]如在图1中所示，静电放电保护电路可以通过其漏极105连接到I/O焊垫110并且通过其源极104连接到地120。然而，许多静电放电保护电路在保持低钳位电压的同时分流高水平静电放电电流方面展现出困难。
[0045]对于降低高压静电放电器件中的触发电压已经作出了许多努力。在这些努力中，尝试了通过增加GGNMOS的阱阻来降低触发电压的方法，但是这种方法会导致闩锁效应。此夕卜，通过使现有LDMOS器件的栅极接地所实现的静电放电保护器件(例如，GnLDMOS)展现出非常低的效率。上述器件中的大多数是具有单位长度的应力电流抗干扰水平小于2mA/μ m的低效率器件。此外，现有的LDMOS和EDMOS器件的保持电压低，这是由于由上述的Kirk效应所产生的高的迅速恢复电压而引起的。假定静电放电器件的保持电压高于操作电压，但是在使用现有的LDMOS和EDMOS器件的高压应用中难以实现高于操作电压的保持电压。因此，高压应用产品基本上需要非常大的面积以使用高压二极管形成静电放电器件，使得大量的成本花费在制造芯片中。
[0046]本公开内容涉及通过使用B⑶处理形成静电放电保护BJT来形成具有高效率的静电放电保护器件和电路。
[0047]根据本公开内容的方面，提供了一种用于高压的、通过在用于高压的静电放电晶体管中形成扩展电流路径可以在降低钳位电压的同时分流高水平静电放电电流的静电放电晶体管及其静电放电保护电路。
[0048]根据另一方面，提供了一种用于高压应用的、通过在静电放电晶体管外部一起并联地设置二极管和电阻器来在使用二极管的特征的同时防止二极管的劣化的静电放电晶体管及其静电放电保护电路。
[0049]根据另一方面，提供了一种用于高压应用的、通过在静电放电晶体管一侧处添加电荷泵电路来响应于应力电流的流入增加静电放电晶体管的基极的电位，从而使得能够进行晶体管的导通操作的快速控制的静电放电晶体管及其静电放电保护电路。
[0050]图2是示出了根据本公开内容的用于高压应用的静电放电晶体管的示例的截面图。图3A是示出了静电放电晶体管的另一示例的视图。图3B是图3A中所示的静电放电晶体管的平面图。图4是示出了静电放电晶体管的另一示例的平面图。
[0051]参考图2，根据示例用于高压的静电放电晶体管包括硅基底300、基底300上的N阱区(DNW:深N阱)301和401、基底中的N+集电极区302、基底中的P基极区304、基极区304中的P+基极接触区305、在基极区304中与基极接触区305隔开的N+发射极区307、在N+集电极区302之下垂直地向下形成的N下沉区309、以及在N下沉区309之下比N下沉区309水平地突出更远的N埋层310。
[0052]基极区甚至还可以扩展到注入P型掺杂剂的DPW319和PW318。因此，整个基极区可以包括基极区304、DPW319以及PW318。
[0053]集电极区302、基极接触区305、N下沉区309以及N埋层310分别地对称地形成在发射极区307的两侧处，并且N埋层310朝着发射极区307突出。例如，N埋层310朝着发射极区307突出使得N埋层310与DPW319以预定距离隔开。
[0054]N下沉区309是在离子注入处理中采用N型掺杂剂重度掺杂的区。N+集电极区302、发射极区307、N下沉区309以及N埋层310的掺杂剂浓度为1019/cm3至1021/cm3。
[0055]N埋层310和N下沉区309具有彼此不同的掺杂剂浓度。N埋层310具有高于N下沉区309的掺杂剂浓度。
[0056]对于以上所述的构造，N埋层310和集电极区302连接到通过离子注入处理所形成的N下沉区309，然后在P型掺杂的基极区304中形成N型掺杂的发射极区307。
[0057]S卩，如图2所示，通过下述步骤形成BJT:采用N下沉区309 (通过离子注入和扩散掺杂进行的重掺杂)连接N埋层310和集电极区302，并且在P型掺杂的基极区304中形成N型掺杂的发射极区307。
[0058]如图2所示，该构造导致应力电流垂直于集电极/基极/发射极而流动，使得电流路径(参见图2中的虚线)在宽范围上扩展。因此，响应于应力的流入热击穿电流和电压增加。当横向地形成应力电流路径时，该器件仅可以应付低应力电流和电压。
[0059]换言之，如图2所示，施加到集电极区302的应力电流以穿过垂直地形成的N型下沉区309和水平地突出的N埋层310之后通过基极区304朝着发射极307的U型路径流动，使得保持了相对长的电流路径。因而，可以支持高应力电流和电压而不发生热击穿(参见图2中的虚线)。
[0060]在N埋层310的设计中的重要因素是在基底300与发射极区307之间的整个基极区(P基极304、PW318以及DPW319)的垂直深度j_l。垂直深度应当是整个基极区(304、318以及319)的在发射极区307的端部与附加基极区(DPW) 319的之间的宽度j的至少1.2或更多倍，使得可以获得U型电流路径。如果不是在相反的情况下，并且如果保持电压小于ESD BJT对应力脉冲的操作时产品的操作电压，则可以不形成基极之下的N埋层310。由于应力电流被放电到最低阻抗路径，所以当N埋层310在发射极/基极之下并且垂直基极区304短时，可以提供低保持电压。
[0061]可以通过添加掺杂处理来增加基极区304的P型浓度从而增加ESDBJT的保持电压，掺杂处理被用于通过离子注入在基极区304中形成另一器件(诸如，PW、PB0DY、或DPW)以增加保持电压。DPW区的掺杂剂浓度为11Vcm3至11Vcm3,并且PW318具有11Vcm3至11Vcm3的浓度，其高于DPW的浓度。基极区也具有11Vcm3至1019/cm3的浓度，其类似于PW浓度。基极接触区305具有11Vcm3至12Vcm3的浓度，其高于基极区的浓度。当形成插入核心电路或周围电路中的逻辑器件的PW时，可以一起形成PW区318。当在BJT器件中形成基极区时，可以一起形成基极区。如上所述，由于两者可以在一个处理中形成，所以不存在附加的处理成本。
[0062]在图3A和图3B中，对于具有50V的操作电压的高压器件j为约4 μ m至6 μ m，N埋层310与DPW319之间的距离h为约2μπι至5μπι，并且N埋层310的突出部分的距离d_l为约Ιμπι至4μπι。这些值依赖于掺杂处理中的掺杂水平并且其确定了击穿电压，所以可以在预定处理中调节设计。在深处形成ESD BJT的基极区(304、318、319)，其中深度」-1为7 μ m M 22 μ m。
[0063]在示例中，N埋层310形成为向深N阱(DNW) 301中突出距离d_l以确保充分的DPW区。可以通过充分地确保DPW宽度来增加保持电压Vh。保持电压可以设置为高于核心电路的操作电压Vtjp，所以可以保护高压核心电路。例如，当在核心电路中存在以50V进行操作的高压器件并且保持电压为60V时，可以使用比操作电压高10 %的电压，但是保持电压依赖于DPW区的水平距离。因此，DWP宽度越大，则保持电压越大。因此，当N埋层与DPW区隔开而不是与其相邻时可以增加DPW宽度，所以N埋层的区域与DPW隔开以便不与其相邻。
[0064]设置在集电极区302周围的N阱区301和401应当低掺杂，使得集电极区302和基极区304或集电极区302和基底300不具有低击穿电压。其为用于逻辑处理的绝缘或用于形成高压器件的阱。
[0065]此外，如果需要，可以通过在集电极区302中添加NW区321来调节到期望电压。由于通过NW区321增强该区的掺杂，所以连接击穿电压轻微地降低，使得响应于静电放电应力的流入可以更快的引起ESD BJT的导通。例如，参照图6中的右侧处的曲线，根据该曲线，静电放电器件响应于在70V至80V的范围内的应力电流而导通。这样的导通电压值对于许多应用可能过大。因为静电放电器件的操作慢，所以对于被保护的内部电路会导致损坏。因此，期望静电放电器件尽快地导通，使得通过离子注入附加地形成NW区321。NW区321的掺杂剂浓度为11Vcm3至1019/cm3。因此，N下沉区309包括至少两个具有不同浓度的区域。其被划分成与NW区重叠的上部区和不与NW区重叠的下部区。
[0066]因为通过在用于超过20V的高压的静电放电晶体管中所形成的长电流路径，在应力电流流入时热击穿电流和电压增加，所以可以降低钳位电压并且分流高水平静电放电电流。
[0067]集电极区302、下沉区309以及埋层310掺杂有N型掺杂物质。
[0068]用于高压的静电放电晶体管还包括形成在发射极区307与基极接触区305之间的第一绝缘膜312和形成在基极接触区305与集电极区302之间的第二绝缘层313。
[0069]如图2所示，第二绝缘膜313形成为充分宽。这是因为当应力电流流到集电极区302并且在第二绝缘膜313之下的表面上形成基极接触区305与集电极区302之间的电流路径时，会更快地产生热击穿。
[0070]因此，通过使得第二绝缘膜313的水平长度大于基底300与发射极区307之间的垂直深度J-1，可以稳定地提早产生击穿电压。因此，在静电放电应力流入时在第二绝缘膜313之下的表面上未形成横向电流路径，使得可以稳定地提早产生击穿电压。
[0071]基极区304围绕发射极区307和基极接触区305。基极区304还可以包括围绕基极区304的一个或更多个附加基极区318和319。
[0072]附加基极区318和319可以分别地形成在PW(P阱)或DPW(深P阱)中。由于通过使用DPW和PW来确保宽基极区，所以对于ESD BJT可以实现高保持电压Vh > V0po此夕卜，这用于适当地调节附加基极区318和319与相邻阱区301之间的击穿电压。附加基极区318与阱区301之间的击穿电压依赖于P阱的浓度，并且通过在形成P阱时合适的离子注入浓度可以获得期望的击穿电压，使得可以增加器件性能的自由度(参见图3A中所示的虚拟BJT晶体管322)。
[0073]此外，还包括通过第三绝缘膜314与集电极区302隔开的并且P型重掺杂的分接区316，在分接区316之下还可以包括附加阱区317和320。附加阱区317和320可以是P阱(PW，317)和深P阱(DPW，320)。提供分接区316以用于向基底300施加接地电压或负电压。此外，在深P阱(DPW) 320与相邻深N阱(DNW) 401之间实现静电放电二极管(参见图3A中所示的虚拟二极管410的形状)。DNW的掺杂剂浓度为11Vcm3至1017/cm3，低于在其周围的N下沉区、集电极区、发射极区以N埋层的掺杂剂浓度。
[0074]在此示例中，通过LOCOS处理形成第一绝缘膜312、第二绝缘膜313以及第三绝缘膜314 ;然而，在其他示例中，可以通过STI (浅沟道隔离)处理形成绝缘膜312、绝缘膜313以及绝缘膜314。
[0075]附图标记“321”指示附加地围绕集电极区302的NW区。
[0076]根据此示例的用于高压的静电放电晶体管可以为BJT(双极性结型晶体管)。
[0077]此外，参照作为静电放电保护器件的示例的平面图的图3B，发射极区307位于中心，并且集电极区302、基极接触区305、N下沉区309以及N埋层310分别地对称地形成在发射极区307的两侧处。N埋层310朝着发射极区突出。
[0078]应当注意在制造静电放电保护器件的结构时，由“a-Ι”所指示的集电极区302的有源区的面积应当充分大，以使得不产生电流聚集。这用于当应力流入BJT的集电极区302中时防止在窄区中的电流聚集。
[0079]此外，如图4所示，在用于高压的静电放电晶体管的示例中，集电极区302a和发射极区307a各自可以形成为在水平截面具有拐角的八角形。
[0080]因此，集电极区302a和发射极区307a的水平截面具有拐角。对于硅材料，拐角可以基本上形成为椭圆形或弯曲形状，使得可以不存在尖锐拐角。通过形成圆形拐角，可以防止在低水平下由于在结构的成角度的拐角处电场集中而导致的故障。
[0081]即，如图4所示，集电极和发射极的有源边缘(active edge)部分地形成为45度使得在实际处理中该结构被倒圆以防止在拐角处的电场集中。在一些情况下，如图3B所示，有源边缘可以形成为直角。
[0082]连接集电极电极与发射极电极的金属形成为有源区的120%大，以用于图案化。因此，可以通过高静电放电应力电流在窄金属线处达到熔点。
[0083]图5是示出了包括在图2和图3中所示的静电放电晶体管的静电放电保护电路的示例的电路图。
[0084]参照图5，静电放电保护电路是与用于高压的静电放电晶体管440结合的静电放电保护电路，其包括在I/o焊垫400处的集电极电极Cl、基极电极BI以及发射极电极E1，其中，集电极电极Cl与I/O焊垫400结合，发射极电极El与接地电极GND结合，电阻器420结合在发射极电极El与基极电极BI之间，二极管410结合在发射极电极El与集电极电极Cl之间，电阻器420和二极管410并联连接，以及包括高压场效应晶体管453的电荷泵电路450结合在集电极电极Cl与基极电极BI之间。
[0085]在电荷泵电路450中，在高压场效应晶体管453的集电极电极C2与基极电极B2之间形成有第二二极管451，并且在高压场效应晶体管453的基极B2与地GND之间形成有第二电阻器452。
[0086]如图5所示，向静电放电晶体管440的基极电极BI添加电荷泵电路450，使得高压场效应晶体管453快速地操作以在静电放电应力流入时使一些电荷流到静电放电晶体管440的基极电极BI。因而，在静电放电应力下静电放电晶体管440可以更快速地导通。这使用了栅极耦合效应，并且可以通过形成在高压场效应晶体管453的集电极电极C2与基极电极B2之间的第二二极管451的值和形成在高压场效应晶体管453的基极电极B2与地GND之间的第二电阻器452的值进行调节。
[0087]如上所述，在此示例中，第一电阻器420与电荷泵电路450 —起连接在静电放电晶体管440的基极电极BI与发射极电极El之间。在该构造中的电阻值可以为100Ω至10kQ。约100 Ω至100kQ的电阻是有用的，但是在一些情况下可以使用更大的电阻。该电阻用于由于当静电放电应力流入集电极电极Cl时在基极电极BI与集电极电极Cl之间产生雪崩击穿时产生的电流而快速地增加基极电位。当基极电极BI的电压增加时，所示出的静电放电晶体管440可以快速地对静电放电应力作出响应。
[0088]此外，第一二极管410在与发射极电极El结合的部分处接地(GND)。还包括与用于高压的静电放电晶体管440并联连接的核心电路430，并且第一二极管410与用于高压的静电放电晶体管440和核心电路430并联连接。第一二极管410与集电极电极Cl反向连接。用于高压的静电放电晶体管440可以为BJT。
[0089]根据一个示例，可以通过在晶体管外部与第一电阻器420 —起并联地提供特定的第一二极管410，来提供更稳定的静电放电保护电路。例如，因为在外部与电阻器420并联地设置二极管410，所以可以提供用于高压的更稳定的静电放电晶体管。
[0090]电阻器420用于调节基极B与发射极E之间的电位。即，可以通过在应力流入时更快速地增加基极的电势而在正应力施加到集电极C时提供快速的导通电压，从而形成理想的静电放电保护器件。
[0091]在本公开内容的示例实施例中，电阻器420连接在基极区304与发射极区307之间，其中，电阻可以为100 Ω至100kQ。约100Ω至100kQ的电阻是有用的，但是在一些情况下可以使用更大的电阻。电阻的功能是由于当静电放电应力流入集电极C时在基极B与集电极C之间产生雪崩击穿时产生的电流而快速地增加基极电位。
[0092]随着基极电压增加，ESD BJT可以通过静电放电应力而快速地操作。采用TLP器件实际地检测静电放电保护电路的性能(包括特征)，并且在图6中示出了结果。可以通过多晶硅电阻器和有源电阻器来产生电阻。
[0093]提供二极管410以用于当向接地区GND施加应力时确保稳定的BJT特征，其中，使得接地区中的应力能够通过正向PN 二极管410移出到I/O焊垫。在该构造中，应力不可以通过静电放电器件(其为BJT)移出，使得需要附加二极管。
[0094]根据一个示例，如图5所示，当通过在外部添加由多晶硅或金属制成的第一电阻器420来形成BJT时，如图6所示，当向集电极C施加正应力时可以实现稳定的BJT特征。如所示出的，可以看出保持电压Vh为62V，其比在核心电路中的高压器件的50V的操作电压Vtjp高至少10%。因此，即使静电放电器件导通，核心电路中的高压器件也可以稳定地操作。
[0095]示出了两个曲线。右侧曲线是对输入应力起反应的静电放电器件的电压和电流的曲线图。例如，在图6中，点A示出了在TLP应力为40V下流动的电流为OA的静电放电。由于电流非常低，所以示出了静电放电器件尚未导通。点B示出了对100V TLP应力起反应的静电放电器件中62V的电压和5.2A的电流。由于约5.2A的电流流动，所以示出了在静电放电器件导通之后许多电流是可用的。左侧曲线为对于反向电压(DC:例如，44V)的漏电流(X轴顶部)，以标识在施加应力之后DUT是否失效。即，标识静电放电器件是否通过应力被损坏。
[0096]左侧曲线为通过以下述方式监测漏电流所获得的曲线图:当存在例如40V的静电放电器件时，施加输入应力和具有TLP脉冲的40V TLP，然后向静电放电器件的集电极施加44V的DC电压。结合以上，在图6中，点C为通过在40V应力之后向静电放电器件的集电极施加44V的DC电压所测量的电流的曲线图。电流为0.3nA的低泄露水平，其指示器件尚未损坏。点D示出了 InA的电流，其为通过在100V的TLP应力之后向静电放电器件的集电极施加44V的DC电压所测得的。由于漏电流的增加而不是先前的0.3nA，所以存在静电放电器件被视为受到一定损坏的信号。如果该值变成约I μ A或1mA，则判断该器件确实受到损坏。
[0097]在本发明中，保持电压高。即，在具有60V操作的电路中，在TLP IV曲线中，只有在保持电压高于60V的条件下，器件才可以稳定地使用。
[0098]电阻器420用于调节基极BI与发射极El之间的电位。S卩，电阻器420增加基极的电位。因此，当向集电极Cl施加正应力时可以实现稳定的BJT特征。
[0099]然而，当施加负应力时，BJT沿着相反的方向按发射极E1、基极BI以及集电极Cl的顺序导通，使得在发射极El的薄键合处在低电压水平下容易产生故障。
[0100]因此，因为可以通过单独使用外部电阻器来降低静电放电应力抗干扰水平，所以在本发明的示例实施例中特定的第一二极管410与外部第一电阻器420并联地设置，使得可以提供更稳定的静电放电保护电路。
[0101]在该构造中，提供二极管410以用于当向接地区施加应力时确保稳定的BJT特征，其中，使得接地区中的应力能够通过正向PN 二极管410移出到I/O焊垫。应力不可以通过静电放电器件(其为BJT)移出，使得需要附加二极管。
[0102]因此，由于在用于高压的静电放电晶体管的外部，二极管与电阻器并联设置，所以可以在使用二极管特征的同时防止二极管的劣化。
[0103]图6是示出了对用于高压的静电放电晶体管的TLP应力脉冲起作用的1-V曲线的曲线图。
[0104]通过采用Sb或As进行重掺杂并且然后生长硅来形成埋层310。这抑制了埋层310的过度扩散。
[0105]通过采用具有相对小的原子量的磷进行重掺杂(1018原子/cm3或更大)并且然后通过热处理使其扩散，N下沉区309将集电极区302的表面与埋层310连接。
[0106]采用N型掺杂剂对埋层310进行重掺杂(1019原子/cm3或更大)，然后以外延生长方法生长深为2 μ m至20 μ m的娃，并且通过NSINK离子注入(重掺杂119原子/cm3或更大)来电连接N+集电极区302 (其为连接集电极303的N+有源区)和埋层310。
[0107]在深处形成ESD BJT的基极区(304、318、319)，其中深度」-1为2“!11至224 111。
[0108]通过在ESD BJT的最外侧添加分接区316和P基底320使得ESDBJT的N+集电极区302和最外P基底320彼此接触，由此实现了 PN 二极管410。
[0109]此外，该器件形成为使得ESD BJT的集电极区302与基极区304之间的电阻为100 Ω 至 20kQ。
[0110]发射极区308的面积被制成为至少10 μ m2。例如，该面积为50 μ m2或更大，所以其可以满足HBM2KV。此外，集电极的有源区302短侧的长度a-Ι应当为至少0.5 μ m。所以，可以形成一个或更多个接触线316a。因此，适当的长度可以为2μπι至3μπι。有源区302的长侧的长度应当为5μπι至ΙΟΟμπι。有源区302可以为集电极区的另一名称。
[0111]如图5所示，为了降低本发明的ESD BJT440的导通电压，即，为了快速触发，场效应晶体管453的电路中的源极Ε2与ESD BJT440的基极BI连接。该源极Ε2为NMOS中的源极和PMOS中的漏极。
[0112]尽管ESD BJT(A)可以通过其自身执行静电放电保护功能，但是在一些情况下，可以添加特定的电路450 (电荷泵电路)以进一步降低导通电压。如图5所示，通过向ESD BJT的基极BI添加电路450，当静电放电应力流向I/O引脚400或VDD引脚400时，高压器件453快速地操作，使得一些电荷流向ESDBJT的基极BI。因此，可以在静电放电应力下引发更快的ESD BJT导通。这使用了栅极耦合效应，并且可以调节为电阻器452和二极管451或电容器451的电容值。此外，其与高压器件453的尺寸紧密相关。
[0113]在电荷泵电路450中形成有高压器件453，其中，高压器件是诸如nLDMOS或nEDMOS的DMOS器件，电阻器452沿着GND方向连接到nLDMOS或nEDMOS的栅极B2，并且用于形成电容器的高压二极管451沿着ESD BJT440的集电极方向连接。
[0114]在连接到ESD BJT的基极BI的电路450的构造中，高压器件453 (其为有源器件)可以为代替NMOS的PMOS。在该构造中，当其不是静电放电事件(非静电放电事件)时，电阻器452和二极管451的位置变为与图5的电路450中相反以关断PMOS。S卩，电阻器452位于在PMOS的栅极与ESD BJT的集电极之间，而二极管或电容器位于在PMOS的栅极与GND之间。
[0115]根据图5，通过使得BJT BI位于在各种I/O焊垫400与接地GND线之间，或位于在功率相关的VDD引脚400与GND线(或用于PAD的引脚)之间，保护核心电路免受从外部所施加的静电放电应力。此外，当在指定引脚之间存在需要保护以免受静电放电应力的器件或电路时，本发明的ESD BJT的集电极Cl连接到具有较高电位的引脚，而本发明的ESD BJT的发射极El连接到具有较低电位的引脚，由此保护了电路。
[0116]在图5中，可以在静电放电器件的集电极Cl与需要保护以免受静电放电应力的核心电路430之间添加电阻器(未示出)。另一方面，当电路的低阻抗特征重要时，在该部分处可以不提供电阻器(未示出)。
[0117]依照根据本发明的用于高压的静电放电晶体管及其静电放电保护电路，通过在高压静电放电晶体管中形成长的电流路径，可以在降低钳位电压的同时分流高水平的静电放电电流。
[0118]此外，通过在基极接触区上执行部分计数掺杂可以快速地对静电放电作出响应，以及闩锁的可能性低并且其他核心电路特征不受影响。
[0119]此外，由于在用于高压的静电放电晶体管的外部并联设置有电阻器和二极管，所以可以在使用二极管特征的同时防止二极管的劣化。
[0120]此外，与现有的高压静电放电二极管的尺寸相比，可以将尺寸减小为1/5至1/20。
[0121]可以满足高压静电放电器件的条件(高热击穿电流(ItZhVh)Vtjp、低触发电压或导通电压(Vtl) <核心TR的VS!P)，使得可以有效地防止高压产品免受静电放电应力。在现有的LDMOS和EDMOS中，由于强烈的迅速恢复，所以静电放电保护很难。在大多数情况下，高压器件为LDMOS或EDM0S。当作为静电放电保护器件的GGNMOS为LDMOS或EDMOS时，在大多数情况下，每单位长度的应力电流抗干扰水平在0.1mA/ μ m至2mA/ μ m内。然而，当使用如上所述的静电放电器件和结构时，每单位长度的应力抗干扰水平为约40mA/μ m。这意味着相同的面积可以支持约10倍高的应力水平。因此，可以应付具有较小尺寸的静电放电测试特征，使得容易减小芯片的尺寸并且有助于改进芯片的可靠性。
[0122]此外，对于静电放电的可用性主要地重要的因素是BJT的保持电压。由于个体特征，大多数高压器件在漏极区低掺杂，使得产生强烈的迅速恢复并且保持电压低。因此，静电放电器件的保持电压应当高于Vt^max，但是其难以通过普通方法实现。因此，本发明提供了一种基本上满足高压静电放电保护条件的高性能的静电放电器件。
[0123]本发明的概念可以应用到使用B⑶处理的技术，使得其可以用于通过B⑶处理所形成的、作为可以保护高压器件和电路的有效静电放电器件的所有高压(20V至100V)产品。此外，由于静电放电器件具有为现有二极管钳位电路的至少20倍的性能，所以这可以有助于降低芯片的尺寸，并且在需要高静电放电规格的产品中可以期望最高为30%的芯片减小。
[0124]根据以上所描述的用于高压的静电放电晶体管的示例，静电放电晶体管可以包括:基底；在基底的表面上的集电极区；在基底的表面上的基极区；在基极区中的基极接触区；在基极区中与基极接触区隔开的发射极区；从集电极区向下垂直地形成的下沉区；以及在下沉区之下形成为比下沉区水平地突出更远的埋层(N埋层)。
[0125]在静电放电晶体管中，施加到集电极区的电流可以以穿过垂直地形成的下沉区和形成为水平地突出的埋层之后通过基极区朝着发射极区的U型流动。
[0126]虽然本公开内容包括具体的示例，但是对于本领域内普通技术人员将明显的是可以在不违背权利要求及其等同物的精神和范围的情况下对这些示例在形式上和细节上进行各种修改。在本文中所描述的示例仅应被当做是描述意义的，并且不是出于限制的目的。在每个示例中的特征或方面的描述应被认为适用于其他示例中的类似特征或方面。如果以不同的顺序执行所描述的技术，和/或如果以不同的方式组合和/或由其他组件或其等同物代替或补充所描述的系统中的组件、架构、装置或电路，则可以实现合适的结果。因此，本公开内容的范围不是由【具体实施方式】所限定的，而是由权利要求及其等同物所限定的，并且在权利要求及其等同物的范围内的所有变化应被解释为包括在本公开内容中。
【权利要求】
1.一种静电放电晶体管，包括: 设置在基底的表面上的集电极区； 垂直地设置在所述集电极区下方的下沉区；以及 在所述下沉区之下比所述下沉区水平地突出更远的埋层。
2.根据权利要求1所述的静电放电晶体管，还包括: 在所述基底的表面上的基极区； 设置在所述基极区中的基极接触区；以及 在所述基极区中与所述基极接触区隔开的发射极区。
3.根据权利要求2所述的静电放电晶体管，其中，至少两个集电极区、至少两个基极接触区、至少两个下沉区以及至少两个埋层分别地对称地设置在所述发射极区的两侧；以及 所述两个埋层朝着所述发射极区突出。
4.根据权利要求1所述的静电放电晶体管，其中，所述下沉区具有在11Vcm3至121/cm3的范围内的N型掺杂剂浓度。
5.根据权利要求1所述的静电放电晶体管，还包括设置在所述集电极区之下的集电极扩展区。
6.根据权利要求2所述的静电放电晶体管，还包括: 设置在所述发射极区与所述基极接触区之间的第一绝缘膜；以及 设置在所述基极接触区与所述集电极区之间的第二绝缘膜。
7.根据权利要求2所述的静电放电晶体管，其中，所述基极区围绕所述发射极区和所述基极接触区。
8.根据权利要求2所述的静电放电晶体管，还包括围绕所述基极区的至少一个附加基极区。
9.根据权利要求2所述的静电放电晶体管，还包括通过第三绝缘膜与所述集电极区隔开的分接区。
10.根据权利要求9所述的静电放电晶体管，还包括在所述分接区之下的附加阱区。
11.根据权利要求10所述的静电放电晶体管，其中，通过与所述附加阱区相邻的另一阱区，在所述附加阱区和与所述附加阱区相邻的另一阱区之间形成静电放电二极管。
12.根据权利要求2所述的静电放电晶体管，还包括连接在设置在所述发射极区的上部部分处的发射极电极与设置在所述基极接触区的上部部分处的基极电极之间的电阻器。
13.根据权利要求1所述的静电放电晶体管，其中，所述静电放电晶体管为双极性结型晶体管。
14.根据权利要求2所述的静电放电晶体管，其中，所述静电放电晶体管配置成使得施加到所述集电极区的电流以穿过所述下沉区和所述埋层之后通过所述基极区朝着所述发射极区的U型路径流动。
15.—种静电放电晶体管,包括: 在基底的表面上的集电极区； 在所述基底的表面上的基极区； 设置在所述基极区中的基极接触区； 在所述基极区中与所述基极接触区隔开的发射极区；以及 垂直地设置在所述集电极区下方的下沉区。
16.一种静电放电保护电路，包括: 静电放电晶体管，所述静电放电晶体管包括:集电极电极、基极电极以及发射极电极，其中， 所述集电极电极连接到I/o焊垫； 所述发射极电极连接到接地电极； 第一电阻器连接在所述发射极电极与所述基极电极之间； 第一二极管连接在所述发射极电极与所述集电极电极之间；和电荷泵电路，所述电荷泵电路包括:连接在所述集电极电极与所述基极电极之间的高压场效应晶体管。
17.根据权利要求16所述的静电放电保护电路，其中，所述电荷泵电路包括:设置在所述高压场效应晶体管的集电极电极与基极电极之间的第二二极管；以及 设置在所述高压场效应晶体管的基极与地之间的第二电阻器。
18.根据权利要求16所述的静电放电保护电路，其中，所述第一二极管在与所述发射极电极结合的部分处接地。
19.根据权利要求16所述的静电放电保护电路，还包括与所述静电放电晶体管并联连接的核心电路， 其中，所述第一二极管与所述静电放电晶体管和所述核心电路并联连接。
20.根据权利要求17所述的静电放电保护电路，其中，所述第一二极管与所述第二二极管反向连接到所述集电极电极。
21.根据权利要求16所述的静电放电保护电路，其中，所述静电放电晶体管为双极性结型晶体管。
【文档编号】H01L27/02GK104241272SQ201410257874
【公开日】2014年12月24日 申请日期:2014年6月11日 优先权日:2013年6月12日
【发明者】黄京镇, 沈辰燮, 李在贤 申请人:美格纳半导体有限公司