静电放电保护装置制造方法
【专利摘要】一种静电放电保护装置，包括：一P型半导体基板，该P型半导体基板为浮接；一第一N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第一P型掺杂区以及一第二P型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，以分别构成一第一二极管以及一第二二极管，且该第一P型掺杂区电性连接至一输出输入端；一第一N型掺杂区以及一第二N型掺杂区，分别形成于该第一N型井区以及该第二N型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一N型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一N型掺杂区以及该第二P型掺杂区。
【专利说明】静电放电保护装置
[0001] 本案是申请日为2011年11月28日、申请号为201110384007. 4、发明名称为"静 电放电保护装置"的发明专利申请的分案申请。
【技术领域】
[0002] 本发明涉及静电放电保护装置，特别是涉及静电放电保护装置的结构以及布局。
【背景技术】
[0003] 静电荷由一表面移动至另一表面，此现象即为静电放电（Electrostatic Discharge)，亦可简称为ESD。于集成电路中，静电放电现象所产生的电流可能对半导体结 面、金属部件以及栅极结构造成损坏。传统的静电放电保护装置如图1所示，其中受保护的 电路C1与一稽纳二极管（Zener Diode) Z1并联，其中稽纳二极管Z1的阴极与一输出输入 端I/O耦合，阳极则与一参考电位节点VSS耦合。当输出输入端I/O产生一静电放电现象 时，其电压将大于稽纳二极管Z1的结面崩溃电压（junction breakdown voltage),使稽纳 二极管Z1导通，并将静电荷导入参考电位节点VSS。
[0004] 然而，随着工艺技术的演进，于80奈米甚至更微缩的元件工艺中，集成电路的栅 极介电层的崩溃电压仅3至4伏特甚至更低，而一般稽纳二极管构成的静电放电保护装置 其启动电压约为9伏特。因此当静电放电现象发生时，在稽纳二极管导通之前，集成电路的 栅极介电层早已受损，故以稽纳二极管构成的静电放电保护装置已不敷需求。
【发明内容】
[0005] 因此，本发明提出一种静电放电保护装置，包括一 P型半导体基板，该P型半导体 基板为浮接；一第一 N型井区以及一第二N型井区，分别形成于该P型半导体基板中；一第 一 P型掺杂区以及一第二P型掺杂区，分别形成于该第一 N型井区以及该第二N型井区中， 以分别构成一第一二极管以及一第二二极管，且该第一 P型掺杂区电性连接至一输出输入 端；一第一 N型掺杂区以及一第二N型掺杂区，分别形成于该第一 N型井区以及该第二N型 井区中，该第二N型掺杂区电性连接至一参考电位节点；以及一栅极结构，设置于该第一 N 型井区及该第二N型井区之间的该P型半导体基板上，该栅极结构电性连接该第一 N型掺 杂区以及该第二P型掺杂区。
【专利附图】
【附图说明】
[0006] 图1显示现有技术中静电放电保护装置Z1与受保护的电路C1示意图；
[0007] 图2A显示静电放电保护电路200的等效电路图；
[0008] 图2B显示静电放电保护电路200的结构剖面图；
[0009] 图3A显示本发明的另一实施例的静电放电保护装置300与受保护的电路C1的等 效电路图；
[0010] 图3B显示本发明另一实施例的静电放电保护装置300的结构剖面图；
[0011] 图4A显示静电放电保护装置400与受保护的电路Cl的等效电路图；
[0012] 图4B显示静电放电保护装置400的结构剖面图；
[0013] 图5A显示本发明的另一实施例的静电放电保护装置500与受保护的电路C1的等 效电路图；
[0014] 图5B显示静电放电保护装置500的结构剖面图；
[0015] 图6A显示静电放电保护装置600与受保护的电路C1的等效电路图；
[0016] 图6B显示静电放电保护装置600的结构剖面图；
[0017] 图7A显示静电放电保护装置700的等效电路图；
[0018] 图7B显示静电放电保护装置700的电路布局平面图；
[0019] 图7C显示图7B的A-A剖面线方向的结构剖面图；
[0020] 图8A显示静电放电保护装置800的等效电路图；
[0021] 图8B显示静电放电保护装置800的电路布局平面图；以及
[0022] 图8C显示图8B的A-A剖面线方向的结构剖面图。
[0023] 附图符号说明
[0024] 20?栅极介电层
[0025] 200 - 800?静电放电保护装置
[0026] 30?栅极电极层
[0027] 50?通用N型井区
[0028] 60-1、60-2、60-3、60_4 ?周边 N 型井区
[0029] A-A?剖面线方向
[0030] B1、B2、B3、B4、B5、B6?双极性结面晶体管
[0031] C1?受保护的电路
[0032] BUS?总线
[0033] D0?通用二极管
[0034] D0?第一通用二极管
[0035] D0'?第二通用二极管
[0036] D1、D2、D3、D4 ?二极管
[0037] D60-l、D60-2、D60-3、D60-4 ?二极管
[0038] I/O?输出输入端
[0039] Ml?金属氧化物半导体晶体管
[0040] N0?通用N型掺杂区
[0041] N0?第一通用N型掺杂区
[0042] N0'?第二通用N型掺杂区
[0043] N1?第一 N型掺杂区
[0044] N2?第二N型掺杂区
[0045] N3?第三N型掺杂区
[0046] N4?第四N型掺杂区
[0047] NW1?第一 N型井区
[0048] NW2?第二N型井区
[0049] NW3?第三N型井区
[0050] NW4?第四N型井区
[0051] NW5?第五N型井区
[0052] P0?第一通用P型掺杂区
[0053] P0'?第二通用P型掺杂区
[0054] P1?第一 P型掺杂区
[0055] P2?第二P型掺杂区
[0056] P3?第三P型掺杂区
[0057] P4?第四P型掺杂区
[0058] P5?第五P型掺杂区
[0059] P6?第六P型掺杂区
[0060] P+?环状P型掺杂区、第三通用P型掺杂区
[0061] Psub?P型半导体基板
[0062] RX+、RX_?输出输入端点
[0063] SI、S2、S3、S4 ?距离
[0064] TX+、TX_?输出输入端点
[0065] VSS?参考电位节点
【具体实施方式】
[0066] 图2Α为根据本发明实施例的静电放电保护装置200与受保护的电路C1并联的等 效电路图，图2Β则为本发明实施例的静电放电保护装置200的结构剖面图。
[0067] 如图2Β所示，静电放电保护装置200包括一 Ρ型半导体基板Psub、一第一 Ν型井 区NW1、一第二N型井区NW2以及一第三P型掺杂区P3。此P型半导体基板Psub为浮接， 亦即P型半导体基板 Psub不与接地端电性连接。第一 N型井区NW1、第二N型井区NW2与 第三P型掺杂区P3皆形成于P型半导体基板Psub之中。第一以及第二N型井区NW1、NW2 分别包括一对不同类型的高掺杂区。其中第一 N型井区NW1具有一第一 P型掺杂区P1以 及一第一 N型掺杂区N1，以形成如图2A的第一二极管D1。第二N型井区NW2具有一第二P 型掺杂区P2以及一第二N型掺杂区N2,以形成如图2A的第二二极管D2。此外，第一 N型 掺杂区N1、第二P型掺杂区P2以及第三P型掺杂区P3彼此之间电性连接。
[0068] 在一实施例中，第一 P型掺杂区P1与第二N型掺杂区N2分别可与一输出输入端 I/O以及一参考电位节点VSS电性连接。第一 N型井区NW1以及第二N型井区NW2需互相 邻近，以形成两个寄生双极性结面晶体管（BJT)Bl及B2,如图2A及图2B所示。寄生BJT B1 的射极、基极以及集极分别由第二N型井区NW2、P型半导体基板Psub以及第一 N型井区 NW1所构成，而寄生BJT B2的射极、基极以及集极则分别由第一 P型掺杂区P1、第一 N型井 区NW1以及P型半导体基板Psub所构成。寄生BJT B1的集极与寄生BJT B2的基极电性 连接，且寄生BJT B1的基极则与寄生BJT B2的集极电性连接，如图2B所示。第一 N型井 区NW1以及第二N型井区NW2间隔的距离S1可视为寄生BJT B1的基极的厚度，因此如果 此距离不够靠近，可能会导致寄生BJT B1的电流增益（beta gain)太小，而使整个电流回 路无法正常动作。在此，此第一 N型井区NW1以及第二N型井区NW2间隔的距离S1较佳为 小于5微米。
[0069] 静电放电保护装置200与受保护的电路Cl并联的等效电路图如图2A所示，其中 受保护的电路C1两端分别与输出输入端I/O以及参考电位节点VSS电性连接。该受保护 的电路C1较常见者为基于M0S工艺而得的集成电路，但是并不限于此。第一二极管D1以 及第二二极管D2串联，其中第一二极管D1的阳极与输出输入端I/O电性连接，第一二极管 D1的阴极则与第二二极管D2的阳极电性连接。第二二极管D2的阴极则与参考电位节点 VSS电性连接。而寄生BJT B1的射极与参考电位节点VSS电性连接，寄生BJT B1的集极与 寄生BJT B2的基极电性连接，寄生BJT B1的基极则与寄生BJT B2的集极电性连接。寄生 BJT B2的射极则与输出输入端I/O电性连接。
[0070] 当一静电放电事件发生于输出输入端I/O与参考电位节点VSS之间时，且输出输 入端I/O的电压值高于参考电位节点VSS的电压值时，第一二极管D1及第二二极管D2则 会开启，形成一电流路径将静电荷导离受保护的电路C1。而寄生BJT B1的基极处出现源自 于静电放电事件所产生的一偏压，因而使寄生BJT B1导通。而寄生BJT B1导通后，还连带 使寄生BJT B2导通。寄生BJT B1与寄生BJT B2额外形成一具有较低阻抗的电流路径，将 静电荷导离受保护的电路C1。此时还由于寄生BJT B1与寄生BJT B2的导通，使得输出输 入端I/O与参考电位节点VSS之间的电压差，即静电放电保护装置200的维持电压（hold voltage)降低。其中，输出输入端I/O与参考电位节点VSS之间的电压差约为寄生BJT B1 的集-射极电压差与寄生BJT B2的射-基极电压差的和。
[0071] 上述实施例利用不接地（浮接）的P型半导体基板Psub触发一组寄生BJTB1及 B2,可有效减低静电放电保护装置200持续导通时的有效阻抗值，提升静电放电保护装置 200的放电效率，且有效降低静电放电保护装置200的维持电压，改善受保护的电路的成品 率及可靠度。此外，由于P型半导体基板Psub不与接地端电性连接，且第一二极管D1与 第二二极管D2分别位于第一 N型井区NW1与第二N型井区NW2之中，在此架构下本实施例 的静电放电保护装置200不会产生达宁效应（Darling Effect)。在静电放电事件发生时， 除了第一二极管D1及第二二极管D2所形成的导通路径之外，本实施例的静电放电保护装 置200还可由寄生BJT B1与寄生BJT B2的形成而多了一组导通路径。因此在相同的布局 (Layout)面积下，静电放电保护装置200可承受更高的静电放电电流。
[0072] 图3A为根据本发明的另一实施例的静电放电保护装置300与受保护的电路C1并 联的等效电路图，图3B则为本发明另一实施例的静电放电保护装置300的结构剖面图。
[0073] 比较图2B与图3B中的静电放电保护装置200,其差异在于图3B中的静电放电保 护装置300还包含一第三N型井区NW3。其余部份皆为相同，就不在此赘述。第三N型井 区NW3具有一第四P型掺杂区P4以及一第三N型掺杂区N3,以形成如图3A的第三二极管 D3。此外，第四P型掺杂区P4电性连接于第二N型掺杂区N2以及参考电位节点VSS。第三 N型掺杂区N3则是电性连接于输出输入端I/O。
[0074] 静电放电保护装置300与受保护的电路C1并联的等效电路图如图3A所示，其中 受保护的电路C1两端分别与一输出输入端I/O以及一参考电位节点VSS电性连接。第三二 极管D3的阴极与输出输入端I/O电性连接，而阳极则与参考电位节点VSS电性连接。
[0075] 当静电放电事件发生于输出输入端I/O与参考电位节点VSS之间时，参考电位节 点VSS的电压可能会大于或小输出输入端I/O的电压。若参考电位节点VSS的电压大于输 出输入端I/O的电压时，则第三二极管D3开启，以形成一电流路径将静电荷导离受保护的 电路C1。当参考电位节点VSS的电压小于输出输入端I/O的电压时，则第一二极管D1及第 二二极管D2则会开启，此静电防护机制已于前一实施例中说明。因此就不在此再次说明。
[0076] 图4A及图4B还分别揭示图3A及图3B实施例的一进阶应用。本发明的静电放电 保护装置400的启动电压可以根据受保护电路的设计需求而调整。图4A显示的实施例，是 于图3A的静电放电保护装置中还额外在输出输入端I/O与第一二极管D1间设置一第四二 极管D4,以在输出输入端I/O与参考电位节点VSS之间形成二极管D4、D1、D2串联组。藉此 可通过这些二极管D4、D1、D2串联组形成一具有较高启动电压的静电放电保护装置400(提 升的值为第四二极管D4的临界电压）。第四二极管D4的阴极与第一二极管D1的阳极电性 连接，且第四二极管D4的阳极与输出输入端I/O电性连接。此实施例中第一二极管D1的 阳极并未与输出输入端I/O电性连接，而改与第四二极管D4的阴极电性连接。图4B显示 的实施例，第四二极管D4是由一位于P型半导体基板Psub内的一第四N型井区NW4,以及 位于第四N型井区NW4内的第四N型掺杂区Μ与第五P型掺杂区P5所构成。在图4B中， 第一 Ρ型掺杂区Ρ1与第四Ν型井区NW4中的第四Ν型掺杂区Μ电性连接，而第五Ρ型掺 杂区Ρ5则与输出输入端I/O电性连接。
[0077] 图5Α及图5Β还分别揭示图3Α及图3Β实施例的一进阶应用。本发明的静电放 电保护装置的启动电压可以根据受保护电路的设计需求而调整。例如在图5Α显示的实施 例中，是于图3Α的静电放电保护装置额外在第二二极管D2与参考电位节点VSS间设置一 第五二极管D5,以在输出输入端I/O与参考电位节点VSS之间形成二极管Dl、D2、D5串联 组。藉此可通过这些二极管D1、D2、D5串联组形成一具有较高启动电压的静电放电保护装 置500 (提升的值为第五二极管D5的临界电压）。第五二极管D5的阳极与第二二极管D2 的阴极电性连接，且第五二极管D5的阴极与参考电位节点VSS电性连接。此实施例中第 二二极管D2的阴极并未与参考电位节点电性连接，且第三二极管D3的阳极并未与第二二 极管D2的阴极电性连接。图5B显示的实施例，第五二极管D5是由一位于P型半导体基板 Psub内的第五N型井区NW5,以及位于第五N型井区NW5内的第五N型掺杂区N5与第六P 型掺杂区P6所构成。在图5B中，第二N型掺杂区N2与第五N型井区NW5中的第六P型掺 杂区P6电性连接，而第五N型井区NW5中的第五N型掺杂区N5则电性连接参考电位节点 VSS以及第四P型掺杂区P4。
[0078] 图6A为本发明另一实施例中静电放电保护装置600的等效电路图，而图6B则为 静电放电保护装置600的结构剖面图。
[0079] 如图6B所示，静电放电保护装置600包括一 P型半导体基板Psub、一第一 N型井 区NW1、一第二N型井区以及一栅极结构。第一 N型井区NW1以及第二N型井区皆形成于 P型半导体基板Psub之中。第一 N型井区NW1以及第二N型井区NW2中分别包括一对不 同类型的高掺杂区。其中，第一 N型井区NW1具有第一 P型掺杂区P1以及第一 N型掺杂区 N1，以形成如图6A的第一二极管D1。第二N型井区NW2具有一第二P型掺杂区P2以及一 第二N型掺杂区N2,以形成如图6A的第二二极管D2。上述栅极结构包括栅极介电层20以 及栅极30,如图6B所示。栅极结构形成于P型半导体基板Psub上，位于第一 N型井区NW1 以及第二N型井区NW2之间。在一实施例中，栅极结构可与第一 N型井区NW1以及第二N 型井区NW2部份重迭，以形成一寄生金属氧化物半导体晶体管（M0S)M1，其等效电路如图6A 所示。第一 N型井区NW1以及第二N型井区NW2之间的距离S2相当于寄生MOS Ml的通道 长度。若通道长度太长，会导致寄生效应太小，而使寄生MOS Ml无法正常运作。于部份实 施例中，第一 N型井区NW1以及第二N型井区NW2之间的距离S2约小于1微米。
[0080] 在图6B中，第一 N型掺杂区N1、第二P型掺杂区P2及栅极结构的栅极30彼此电 性连接。第一 P型掺杂区P1与第三N型掺杂区N3电性耦合至一输出输入端I/O。第二N 型掺杂区N2与第三P型掺杂区P3则与一参考电位节点VSS电性耦合。而P型半导体基板 Psub则为浮接，而不与接地端电性连接。
[0081] 静电放电保护装置600与受保护的电路C1并联的等效电路图如图6A所示，其中 受保护的电路C1两端分别与一输出输入端I/O以及一参考电位节点VSS电性连接。该受 保护的电路C1较常见者为基于M0S工艺而得的集成电路，但是并不限制于此。第一二极管 D1以及第二二极管D2串联，其中第一二极管D1的阳极与输出输入端I/O电性连接，第一二 极管D1的阴极则与第二二极管D2的阳极电性连接。第二二极管D2的阴极则与参考电位 节点VSS电性连接。第三二极管D3的阴极与输出输入端I/O电性连接，第三二极管D3的 阳极则与参考电位节点VSS电性连接。寄生MOS Ml的栅极除了电性连接寄生MOS Ml的汲 极外，还电性连接第一二极管D1与第二二极管D2串接的接点。寄生MOS Ml的源极则与参 考电位节点VSS电性连接。
[0082] 当一静电放电事件发生于输出输入端I/O与参考电位节点VSS之间时，参考电位 节点的电压可能会大于或小输出输入端I/O的电压。若参考电位节点VSS具有相对高的电 压，则第三二极管D3开启，以形成一电流路径将静电荷导离受保护的电路C1。若输出输入 端I/O具有相对高的电压，则第一二极管D1及第二二极管D2开启，形成一电流路径将静电 荷导离受保护的电路C1，此时由于第一二极管D1及第二二极管D2导通，连带于寄生M0SM1 的栅极与汲极处提供一偏压（一般而言为第二二极管D2的启动电压），因而使寄生MOS Ml 导通。寄生MOS Ml额外形成一具有较低阻抗的电流路径，将静电荷导离受保护的电路Cl。
[0083] 上述实施例利用触发一寄生MOS M1，并与第二二极管D2所构成的放电路径并联， 可有效减低静电放电保护装置600持续导通时的有效阻抗值，提升静电放电保护装置600 的放电效率，改善受保护的电路的成品率及可靠度。
[0084] 图7A及图7B揭示本发明的静电放电保护装置另一实施例。当一个电路系统中具 有多处需要保护的电路，例如USB 3. 0的规格具有四个输出输入端子RX+、RX' TX+、TX、若 针对每一个需要保护的电路独立安排如图3A的静电放电保护装置，会在晶片上占据相当 可观的表面积。因此，本实施例的静电放电保护装置700,其概念是将各个静电放电保护装 置共用一个通用二极管D0 (即相当于图3A中的第二二极管D2)，如图7A所示。
[0085] 图7B则揭示静电放电保护装置700的部份集成电路布局平面图。静电放电保护 装置700包括一 P型半导体基板Psub、一通用N型井区50、多个周边N型井区60-1、60-2、 60-3、60-4以及一环状P型掺杂区P+。P型半导体基板Psub为浮接，而不与接地端点电性 连接。通用N型井区50、多个周边N型井区60-1、60-2、60-3、60-4以及环状P型掺杂区P+ 皆形成于P型半导体基板Psub之中。多个周边N型井区60-1、60-2、60-3、60-4设置于通 用N型井区50的周围，且各周边N型井区60-1、60-2、60-3、60-4则分别具有一 N型掺杂 区（Nl、N2、N3、N4)以及一 P型掺杂区（PI、P2、P3、P4)，以分别构成如图7A所示的二极管 D60-1、D60-2、D60-3、D60-4。通用N型井区50中具有一通用P型掺杂区P0以及一通用N 型掺杂区NO。通用N型掺杂区NO与一参考电位节点VSS电性连接。通用P型掺杂区P0包 围通用N型掺杂区N0,并与通用N型井区50构成一通用二极管DO。环状P型掺杂区P+位 于通用N型井区50与各周边N型井区60-1、60-2、60-3、60-4之间，且环状P型掺杂区P+ 包围通用N型井区50。应注意的是，各周边N型井区60-1、60-2、60-3、60-4必须分别与通 用N型井区50靠近，以分别形成寄生BJT (未显示图7B，但部份显示于图7C)。周边N型井 区60-1、60-2、60-3、60-4与通用N型井区50的距离S3较佳为小于5微米。
[0086] 为求附图简明，当静电放电现象发生且参考电位节点VSS端具有相对高的电压 时，负责提供电流路径的二极管（相当于图3A的D3)并未显示于图7B中。
[0087] 请参见图7A，二极管D60-1、D60-2、D60-3、D60-4的阳极则分别与输出输入端点 TX+、τχ-、RX+、RX-电性连接。请参见图7B，N型掺杂区N1至N4、通用P型掺杂区P0以及环 状Ρ型掺杂区Ρ+皆与一总线BUS电性连接。而通用Ν型掺杂区Ν0则与一参考电位节点 VSS电性连接。再请一并参见图7A与图7B，图7B中的N型掺杂区N1至N4为图7A中的二 极管D60-1至D60-4的阴极。而图7B中的通用N型掺杂区N0则为图7A中的通用二极管 D0的阴极。
[0088] 当任一输出输入端点RX+、RX_、TX+、TX_与参考电位节点VSS之间产生一静电放电 现象，且压降超过静电放电保护装置700的保护电压时，通用二极管D0以及该任一输出输 入端点所对应的二极管会被导通，形成一电流路径，将静电荷导离受保护的电路。例如，当 输出输入端点RX_与参考电位节点VSS之间产生一静电放电现象，且压降超过静电放电保 护装置700的保护电压时，通用二极管D0与二极管D60-4会被导通，可将静电核导离受保 护的电路。在此输出输入端点RX +、RX'TX+、TX_与二极管D60-1至D60-4的对应关系为：输 出输入端点RX+对应二极管D60-3 ;输出输入端点RX_对应二极管D60-4 ;输出输入端点TX+ 对应二极管60-1 ;以及输出输入端点ΤΓ对应二极管D60-1。由本段落的叙述，可说明当任 一输出输入端点与参考电位节点VSS之间产生静电放电现象，且压降超过静电放电保护装 置700的保护电压时，通用二极管D0与此输出输入端点对应的二极管会被导通。因此无论 是哪一个输出输入端点产生静电放电现象，通用二极管D0-定会被导通。亦即，通用二极 管D0可被各个输出输入端点RX+、RX' TX+、TX^共同使用，将静电荷导离受保护的电路。换 言之，由于通用Ρ型掺杂区Ρ0包围通用Ν型掺杂区Ν0,并与通用Ν型井区50构成一通用二 极管D0,故本实施例所指的「通用」，表示各个输出输入端点RX+、RX'ΤΧ+、ΤΧ^共同使用特定 的二极管。
[0089] 当通用二极管D0以及二极管D60-1、D60-2、D60-3、D60-4其中之一被导通时，同 时亦触发寄生BJT (未显示图7B，但部份显示于图7C)并使之导通，提供一具有更低阻抗的 导电路径，以提升静电放电保护装置700的放电效率，并且使静电放电保护装置700具有更 低的维持电压，同时具有减低晶片表面积以及制造成本的功效。其详细运作原理可参考图 2A及图2B的实施例。
[0090] 图7C则为图7B的A-A剖面线方向的结构剖面图。如图7C所示，静电放电保护装 置700包括一 P型半导体基板Psub、周边N型井区60-3与60-1、通用N型井区50以及环 状P型掺杂区P+。此P型半导体基板Psub为浮接，亦即P型半导体基板Psub不与接地端 电性连接。周边N型井区60-3与60-1、通用N型井区50以及环状P型掺杂区P+皆形成于 P型半导体基板Psub之中。周边N型井区60-3中具有一 P型掺杂区P3及一 N型掺杂区 N3,以形成如图7A的二极管D60-3。周边N型井区60-1中具有一 P型掺杂区P1及一 N型 掺杂区N1，以形成如图7A的二极管D60-1。通用N型井区50中则具有通用P型掺杂区P0 与通用N型掺杂区N0,以形成如图7A的通用二极管D0。其中，环状P型掺杂区P+、通用P 型掺杂区P0以及N型掺杂区N3电性连接至总线BUS。而环状P型掺杂区P+、通用P型掺 杂区P0以及N型掺杂区N1电性连接至总线BUS。P型掺杂区P3可与输出输入端RX+电性 连接。P型掺杂区P1可与输出输入端TX+电性连接。
[0091] 在一实施例中，静电放电保护装置700具有对称设置。例如在图7B中，每个周边 N型井区60-1?60-4是以通用N型掺杂区N0为中心而呈对称设置。在一实施例中，各周 边N型井区60-1?60-4中的掺杂区亦通用N型掺杂区N0为中心而呈对称设置。周边N 型井区60-3以及通用N型井区50需互相邻近，以形成两个寄生BJT B3及M，如图7C所 示。寄生BJT B3的射极、基极以及集极分别由通用N型井区50、P型半导体基板Psub以及 周边N型井区60-3所构成，而寄生BJT B4的射极、基极以及集极则分别由P型掺杂区P3、 周边N型井区60-3以及P型半导体基板Psub所构成。寄生BJT B3的集极与寄生BJT B4 的基极电性连接，且寄生BJT B3的基极则与寄生BJTB4的集极电性连接，如图7C所示。如 前述的对称设置关系，周边N型井区60-1以及通用N型井区50所形成的寄生BJT B5及B6 与寄生BJT B3及Μ相似，而如图7C所示。周边N型井区60-3与通用N型井区50间隔的 距离S3可视为寄生BJT Β3的基极的厚度，因此如果此距离不够靠近，可能会导致寄生BJT Β3的电流增益（beta gain)太小，而使整个电流回路无法正常动作。在此，此周边Ν型井区 60-3以及通用N型井区50间隔的距离S3较佳为小于5微米。
[0092] 图8A揭示本发明的静电放电保护装置另一实施例。当一个电路系统中具有多处 需要保护的电路，例如USB 3. 0的规格具有四个输出输入端子RX+、RX' TX+、TX^，若针对每 一个需要保护的电路独立安排如图4Α的静电放电保护装置，会在晶片上占据相当可观的 表面积。因此，本实施例的静电放电保护装置800,其概念是将各个静电放电保护装置共用 两个通用二极管D0与D0'，即相当于图5Α中的第一与第二二极管D1及D2,如图8Α所示。
[0093] 图8B则揭示静电放电保护装置800的集成电路布局平面图。静电放电保护装置 800包括一 P型半导体基板Psub、一第一通用N型井区80、第二通用N型井区80'、多个周边 N型井区80-1、80-2、80-3、80-4以及一通用P型掺杂区P+。P型半导体基板Psub为浮接， 而不与接地端点电性连接。第一通用N型井区80、第二通用N型井区80'、多个周边N型井 区80-1、80-2、80-3、80-4以及通用？型掺杂区？+皆形成于？型半导体基板？81*之中。各 周边N型井区80-l、80-2、80-3、80-4则分别具有一N型掺杂区（Nl至N4)以及一P型掺杂 区（P1至P4)，以分别构成如图8A所示的二极管D80-l、D80-2、D80-3、D80-4。
[0094] 第一通用P型掺杂区P0形成于第一通用N型井区80内，以构成如图8A中的第一 通用二极管D0。第二通用P型掺杂区P0'形成于第二通用N型井区80'内，以构成如图8A 中的第二通用二极管D0'。应注意的是，第一通用N型井区80与第二通用N型井区80'的 距离S4必须够小，以分别形成寄生BJT (未显示图8B，但部份显示于图8C)。第一通用N型 井区80与第二通用N型井区80'的距离S4较佳为小于5微米。
[0095] 为求附图简明，当静电放电现象发生且参考电位节点VSS端具有相对高的电压 时，负责提供电流路径的二极管（相当于图4A的D3)并未显示于图8B中。
[0096] 请参见图8B，第一通用N型掺杂区N0形成于第一通用N型井区80中，而第二通用 N型掺杂区NO'形成于第二通用N型井区80'中。各N型掺杂区N1至Μ、第一通用P型掺 杂区P0与一总线BUS形成电性连接。而第二通用N型掺杂区N0'则与一参考电位节点VSS 形成电性连接。第一通用N型掺杂区N0、通用P型掺杂区P+以及第二通用P型掺杂区P0' 形成电性连接。
[0097] 请参见图8A，二极管D80-l、D80-2、D80-3、D80-4的阳极分别与输出输入端点TX+、 τχ-、RX+、RX-电性连接，二极管D80-1、D80-2、D80-3、D80-4的阴极则与总线BUS电性连接。 再请一并参见图8A与图8B，图8B中的N型掺杂区N1、N2、N3、N4为图8A中的二极管D80-1、 D80-2、D80-3、D80-4的阴极，而图8B中的P型掺杂区PI、P2、P3、P4为图8A中的二极管 D80-l、D80-2、D80-3、D80-4的阳极。图8B中的第一通用N型掺杂区N0与第一通用P型掺 杂区P0分别为第一通用二极管D0的阴极与阳极。图8B中的第二通用N型掺杂区N0'与 第二通用P型掺杂区P0'分别为第二通用二极管D0'的阴极与阳极。
[0098] 当任一输出输入端点1?+、1?_、了乂+、了乂_与参考电位节点￥55之间产生一静电放电现 象，且压降超过静电放电保护装置800的保护电压时，第一通用二极管D0、第二通用二极管 D0'以及该任一输出输入端点所对应的二极管会被导通，以形成一电流路径，将静电荷导离 受保护的电路。例如，当输出输入端点TX+与参考电位节点VSS之间产生一静电放电现象， 且压降超过静电放电保护装置800的保护电压时，第一通用二极管D0、第二通用二极管D0' 以及二极管D80-1会被导通，可将静电核导离受保护的电路。在此输出输入端点RX+、RX' ΤΧ+、ΤΧ-与二极管D80-l、D80-2、D80-3、D80-4的对应关系为：输出输入端点RX+对应二极管 D80-3 ;输出输入端点RX_对应二极管D80-4 ;输出输入端点TX+对应二极管D80-1 ;以及输 出输入端点TX_对应二极管D80-2。由本段落的叙述，可说明当任一输出输入端点与参考电 位节点VSS之间产生静电放电现象，且压降超过静电放电保护装置800的保护电压时，第一 通用二极管D0、第二通用二极管D0'以及此输出输入端点对应的二极管会被导通。因此无 论是哪一个输出输入端点产生静电放电现象，第一通用二极管D0以及第二通用二极管D0' 一定会被导通。亦即，第一通用二极管DO以及第二通用二极管DO'可被各个输出输入端点 RX+、RX' TX+、ΤΓ共同使用，将静电荷导离受保护的电路。换言之，由于第一通用P型掺杂 区P0形成于第一通用N型井区80内以构成第一通用二极管D0 ;第二通用P型掺杂区P0' 形成于第二通用N型井区80'内以构成第二通用二极管D0'，故本实施例所指的「通用」，表 示各个输出输入端点RX+、RX' TX+、TX^共同使用特定的二极管。
[0099] 当第一通用二极管D0、第二通用二极管D0'以及二极管D80-1、D80-2、D80-3、 D80-4其中之一被导通时，同时亦触发寄生BJT (未显示图8B，但部份显示于图8C)并使之 导通，提供一具有更低阻抗的导电路径，以提升静电放电保护装置800的放电效率，并且使 静电放电保护装置800具有更低的维持电压，同时具有减低晶片表面积以及制造成本的功 效。其详细运作原理可参考图5A及图5B的实施例。
[0100] 图8C则为图8B的A-A剖面线方向的结构剖面图。如图8C所示，静电放电保护装 置800包括一 P型半导体基板Psub、周边N型井区80-1、第一通用N型井区80、第二通用N 型井区80'以及通用P型掺杂区P+。此P型半导体基板Psub为浮接，亦即P型半导体基 板Psub不与接地端电性连接。周边N型井区80-1、第一通用N型井区80、第二通用N型井 区80'以及通用P型掺杂区P+皆形成于P型半导体基板Psub之中。周边N型井区80-1 中具有一 P型掺杂区P1及一 N型掺杂区N1，以形成如图8A的二极管D80-1。P型掺杂区 P1电性连接至输出输入端点TX+。N型掺杂区N1与第一通用P型掺杂区P0电性连接至总 线BUS。第一 N型掺杂区NO、通用P型掺杂区P+以及第二通用P型掺杂区P0'形成电性连 接。第二通用N型掺杂区NO'则电性连接至一参考电位节点VSS。
[0101] 在一实施例中，第一通用N型井区80与第二通用N型井区80'需互相邻近，以形 成两个寄生BJT B1及B2,如图8C所示。第一通用N型井区80与第二通用N型井区80'间 隔的距离S4可视为寄生BJT B1的基极的厚度，因此如果此距离不够靠近，可能会导致寄生 BJT B1的电流增益（beta gain)太小，而使整个电流回路无法正常动作。在此，此第一通用 N型井区80与第二通用N型井区80'间隔的距离S4较佳为小于5微米。寄生BJT B1的射 极、基极以及集极分别由第二通用N型井区80'、P型半导体基板Psub以及第一通用N型井 区80所构成，而寄生BJT B2的射极、基极以及集极则分别由第一通用P型掺杂区P0、第一 通用N型井区80以及P型半导体基板Psub所构成。寄生BJT B1的集极与寄生BJT B2的 基极电性连接，且寄生BJT B1的基极则与寄生BJT B2的集极电性连接，如图8C所示。
[0102] 本发明的静电放电保护装置，具有较低的启动电压，适合用于先进半导体工艺产 品中的静电防护；藉由触发寄生元件，可特别具有较低的维持电压以及阻抗，更进一步减少 高电压差对欲保护的元件的负担，并增加排除静电荷的效率。此外，本发明的静电放电保护 装置的半导体基板为浮接而不与接地端电性连接，以使得各个二极管皆位于N型井区中， 因此不会产生达宁效应。以上揭露本发明静电放电保护装置的数种实施范例，仅作为清楚 教示之用，各结构、元件的组合在不悖离发明精神及实施例范畴之下，有增加、取代、更序、 和/或删除的可能。
【权利要求】
1. 一种静电放电保护装置，包括： 一 P型半导体基板，该P型半导体基板为浮接； 一第一 N型井区以及一第二N型井区，分别形成于该P型半导体基板中； 一第一 P型掺杂区以及一第二P型掺杂区，分别形成于该第一 N型井区以及该第二N 型井区中，以分别构成一第一二极管以及一第二二极管，且该第一 P型掺杂区电性连接至 一输出输入端； 一第一 N型掺杂区以及一第二N型掺杂区，分别形成于该第一 N型井区以及该第二N 型井区中，该第二N型掺杂区电性连接至一参考电位节点；以及 一栅极结构，设置于该第一 N型井区及该第二N型井区之间的该P型半导体基板上，该 栅极结构电性连接该第一 N型掺杂区以及该第二P型掺杂区。
2. 如权利要求1所述的静电放电保护装置，其中该栅极结构、该第一 N型井区、该第二 N型井区及该P型半导体基板构成一寄生金属氧化物半导体导体晶体管，当静电放电发生 于该输出输入端时，该寄生金属氧化物半导体导体晶体管被触发导通。
3. 如权利要求1所述的静电放电保护装置，还包括： 一第三N型井区形成于该P型半导体基板中； 一第三N型掺杂区形成于该第三N型井区中；以及 一第三P型掺杂区形成于该第三N型井区中，以构成一第三二极管。
4. 如权利要求3所述的静电放电保护装置，其中该第三P型掺杂区和该第三N型掺杂 区分别与该参考电位节点及该输出输入端电性连接。
5. 如权利要求1所述的静电放电保护装置，其中该第一 N型井区与该第二N型井区之 间的距离小于1微米。
【文档编号】H01L27/02GK104157647SQ201410431155
【公开日】2014年11月19日 申请日期:2011年11月28日 优先权日:2011年11月9日
【发明者】陈科远, 林志峰 申请人:威盛电子股份有限公司