半导体组件的制作方法

半导体组件的制作方法
【专利摘要】本实用新型涉及半导体组件。根据实施例，一种半导体组件包括与保护器件单片集成的共模滤波器。所述共模滤波器包括多个线圈，并且所述保护器件具有耦接到第一线圈的端子和耦接到第二线圈的另一个端子。
【专利说明】半导体组件

【技术领域】
[0001]本实用新型一般涉及半导体组件，并且更具体地，涉及半导体组件中的信号传输。

【背景技术】
[0002]通信系统内的传输协议可以包括单端信号的使用、差分信号的使用或者单端和差分信号组合的使用。例如，单端信号和差分信号适用于采用低速数据传输的便携式通信系统。然而，在采用高速数据传输的通信系统中，由于差分信号的抗噪声性质，期望使用差分信号。这类系统包括移动电子装置，诸如，例如智能手机、平板设备、计算机和包括通用串行总线(USB)应用的系统。除了抗噪声之外，还期望包括免受可能损坏这些系统的大瞬态电压和电流尖峰影响的保护。通常，噪声滤波器(也被称为共模滤波器(CMF)和静电放电(ESD)保护电路)与通信系统的其它电路一起安装到印刷电路板(PCB)，以分别减少差分信号线路上的共模噪声和抑制大的瞬态电尖峰。这种元件配置占据PCB上的较大的面积，这在移动电子设备中是不利的。ESD保护电路由低电阻率的衬底制造，以适应在ESD事件期间遇到的高电流。由于存在降低滤波性能的润电流(eddy current),所以不希望在低电阻率的衬底上制造诸如感应线圈的滤波器元件。
[0003]因此，提供免受大的电气瞬变影响并且提供噪声滤波的半导体组件的结构和制造方法是有益的。更有益的是，所述结构和方法可以成本有效地实现。
[0004]实用新型概述
[0005]根据本公开的一个实施例，提供了一种半导体组件，包括与保护器件单片集成的共模滤波器，所述共模滤波器包括:具有第一端子和第二端子的第一线圈；具有第一端子和第二端子的第二线圈，所述第二线圈的第一端子耦接到所述第一线圈的第一端子，所述第一线圈磁耦合到所述第二线圈；和所述保护器件具有耦接到所述第一线圈的第一端子的第一端子和耦接到所述第二线圈的第一端子的第二端子。
[0006]根据本公开的另一实施例，提供了一种包括与保护器件单片集成的共模滤波器的半导体组件，所述半导体组件包括:具有外围区域、中心区域和至少5欧姆-厘米的电阻率的半导体材料，其中所述中心区域包括被隔离沟槽隔离的多个器件区域；在所述中心区域的第一部分之上的第一线圈；在所述中心区域的第二部分之上的第二线圈；在所述第一线圈和所述第二线圈之上的第一绝缘材料；和与所述第一线圈和所述第二线圈单片集成的保护器件，所述保护器件具有耦接到所述第一线圈的第一端子和耦接到所述第二线圈的第二端子。

【专利附图】

【附图说明】
[0007]通过结合附图阅读下面的详细说明，将更好地理解本实用新型，在附图中相同的参考符号指示相同的元件，并且其中:
[0008]图1是根据本实用新型一个实施例的处于制造初期阶段的半导体组件的截面图；
[0009]图2是图1的半导体组件处于稍后的制造阶段的截面图；
[0010]图3是图2的半导体组件处于稍后的制造阶段的截面图；
[0011]图4是图3的半导体组件处于稍后的制造阶段的截面图；
[0012]图5是图4的半导体组件处于稍后的制造阶段的截面图；
[0013]图6是图5的半导体组件处于稍后的制造阶段的截面图；
[0014]图7是图6的半导体组件处于稍后的制造阶段的截面图；
[0015]图8是图7的半导体组件处于稍后的制造阶段的截面图；
[0016]图9是图8的半导体组件处于稍后的制造阶段的截面图；
[0017]图10是图9的半导体组件处于稍后的制造阶段的截面图；
[0018]图11是图10的半导体组件处于稍后的制造阶段的截面图；
[0019]图12是在图11的半导体组件的制造中使用的线圈图案的俯视图；
[0020]图13是图11的半导体组件处于稍后的制造阶段的截面图；
[0021]图14是图13的半导体组件处于稍后的制造阶段的截面图；
[0022]图15是图14的半导体组件处于稍后的制造阶段的截面图；
[0023]图16是在图15的半导体组件的制造中使用的线圈图案的俯视图；
[0024]图17是图15的半导体组件处于稍后的制造阶段的截面图；
[0025]图18是根据本实用新型另一个实施例的半导体组件的电路示意图；
[0026]图19是根据本实用新型另一个实施例的半导体组件的电路示意图；
[0027]图20是根据本实用新型另一个实施例的半导体组件的电路示意图；
[0028]图21是根据本实用新型另一个实施例的半导体组件的电路示意图；
[0029]图22是根据本实用新型另一个实施例的半导体组件的布局的俯视图；
[0030]图23是根据本实用新型一个实施例的半导体组件的共模和差模性能的图；
[0031]图24是根据本实用新型一个实施例的半导体组件的正向上的静电放电箝位性能的图；和
[0032]图25是根据本实用新型一实施例的半导体组件的负向上的静电放电箝位性能的图。
[0033]为了说明的简单和清楚，图中的元件不必按比例绘制，并且不同图中的相同参考符号表示相同元件。另外，为了描述的简单起见，省略了众所周知的步骤与元件的描述和细节。如此处使用的，载流电极意指承载通过器件的电流的器件元件，例如MOS晶体管的源极或漏极，或者双极晶体管的发射极或集电极，或者二极管的阴极或阳极，而控制电极意指控制流过器件的电流的器件元件，例如MOS晶体管的栅极或者双极晶体管的基极。虽然此处将器件解释为某些种n沟道或者P沟道器件，或者某些η型或者P型掺杂区域，但本领域普通技术人员将理解，根据本实用新型的实施例，互补器件也是可行的。本领域技术人员将理解，此处使用的词语“在…期间”、“在…同时”和“当…时”并不是意味着一个动作基于起始动作立即发生的精确词语，而是在被起始动作发动的反应之间可以有某些小而合理的延迟，如传播延迟。词语“近似”，“大约”，或者“基本上”的使用意指元素的值具有这样的参数，该参数预期非常接近所声明的值或位置。然而，如本领域所众所周知的，总会存在阻碍该值或者位置精确地成为所声明的值的小的偏差。在本领域中已确立，直至大约百分之十(10%)(并且对于半导体掺杂浓度来讲直至百分之二十(20%))的偏差被认为是相对于精确如描述的理想目标的合理偏差。

【具体实施方式】
[0034]总体上，本实用新型提供了一种包括与保护器件单片集成(monolithicallyintegrated)的共模滤波器的半导体组件，以及用于制造该半导体组件的方法，其中所述共模滤波器包括:具有第一和第二端子的第一线圈；具有第一和第二端子的第二线圈，第二线圈的第一端子耦接到第一线圈的第一端子，第一线圈磁耦合到第二线圈；并且所述保护器件具有耦接到第一线圈的第一端子的第一端子和耦接到第二线圈的第一端子的第二端子。
[0035]根据一实施例，所述保护器件包括:具有阳极和阴极的第一二极管，所述阴极耦接到第一线圈的第一端子；和具有阳极和阴极的第二二极管，所述第一和第二二极管的阳极被耦接在一起，并且第二二极管的阴极耦接到第二线圈的第一端子。
[0036]根据另一个实施例，所述保护器件还包括耦接在第一线圈的第一端子和第二端子之间的第一电容器，以及耦接在第二线圈的第一端子和第二端子之间的第二电容器。
[0037]根据另一个实施例，所述保护器件包括具有阳极和阴极的第一二极管和具有阳极和阴极的第二二极管，第一二极管的阴极耦接到第一线圈的第一端子，第二二极管的阴极耦接到第一二极管的阳极。
[0038]根据另一个实施例，所述半导体组件还包括具有控制电极以及第一和第二载流电极的晶体管，第一载流电极耦接到第一二极管的阴极，并且第二载流电极耦接到第二二极管的阳极。
[0039]根据另一个实施例，一种保护器件还包括:具有阳极和阴极的第三二极管，第三二极管的阳极耦接到第二二极管的阳极；和具有阳极和阴极的第四二极管，第四二极管的阳极耦接到第三二极管的阴极以及第二线圈的第一端子。
[0040]根据另一个实施例，所述半导体组件还包括:具有控制电极以及第一和第二载流电极的第一晶体管，第一载流电极耦接到第一二极管的阴极，并且第二载流电极耦接到第二二极管的阳极以及第三二极管的阳极；和具有控制电极以及第一和第二载流电极的第二晶体管，第二晶体管的第一载流电极耦接到第一晶体管的第二载流电极，并且第二晶体管的第二载流电极耦接到第四二极管的阳极。
[0041]根据另一个实施例，一种用于制造具有与保护器件单片集成的共模滤波器的半导体组件的方法包括:提供具有主表面和至少5欧姆-厘米的电阻率的半导体材料；在所述半导体材料中形成多个沟槽；在所述多个沟槽中的第一和第二沟槽之间通过所述半导体材料形成所述保护器件；以及将共模滤波器与所述保护器件单片集成。
[0042]根据另一个实施例，提供所述半导体材料包括:提供具有至少10欧姆-厘米的电阻率的半导体衬底；在所述半导体衬底之上形成具有第一导电类型的第一外延层；和在所述第一外延层之上形成具有第二导电类型的第二外延层。
[0043]根据另一个实施例，所述方法还包括由所述第一和第二外延层的部分形成具有第一导电类型的掩埋层。
[0044]根据另一个实施例，形成所述多个沟槽包括形成至少第一、第二、第三和第四沟槽，其中在第一和第二沟槽之间的半导体材料的部分作为第一器件区域，在第二和第三沟槽之间的半导体材料的部分作为第二器件区域，并且在第三和第四沟槽之间的半导体材料的部分作为第三器件区域。
[0045]根据另一个实施例，所述方法还包括由第一器件区域形成第一二极管，由第二器件区域形成第二二极管，和由第三器件区域形成晶体管。
[0046]根据另一个实施例，所述方法还包括:在第三器件区域中形成具有第二导电类型的第一和第二掺杂剂区域；分别在第一和第二掺杂剂区域中形成具有第二导电类型的第三和第四掺杂剂区域，和分别在第一和第二器件区域中形成具有第二导电类型的第五和第六掺杂剂区域；和分别在第一和第二器件区域中形成具有第一导电类型的第七和第八掺杂剂区域。
[0047]根据另一个实施例，所述方法还包括:在所述半导体材料之上形成第一电介质层，所述第一电介质层被配置为将所述共模滤波器与所述保护结构磁去耦；在第一电介质层之上形成所述共模滤波器的第一线圈；在第一线圈和第一电介质层之上形成第二电介质层；和在第二电介质层之上形成第二线圈，所述第二电介质层被配置为将第一线圈和第二线圈磁率禹合。
[0048]根据另一个实施例，所述方法还包括在第二线圈和第二电介质材料层之上形成第三电介质材料层。
[0049]根据另一个实施例，所述第一、第二和第三电介质材料层是光敏聚酰亚胺。
[0050]根据另一个实施例，提供了一种包括与保护器件单片集成的共模滤波器的半导体组件，该半导体组件包括:具有外围区域、中心区域和至少5欧姆-厘米的电阻率的半导体材料，其中所述中心区域包括被隔离沟槽隔离的多个器件区域；在所述中心区域的第一部分之上的第一线圈；在所述中心区域的第二部分之上的第二线圈；在第一和第二线圈之上的第一绝缘材料；和与第一和第二线圈单片集成的保护器件，所述保护器件具有耦接到第一线圈的第一端子和耦接到第二线圈的第二端子。
[0051]根据另一个实施例，所述半导体材料包括在半导体衬底上形成的外延层，并且所述半导体组件还包括:在部分所述外延层上的第一金属化系统；第一金属化系统之上的第一电介质材料层；在第一电介质材料层之上的第一线圈，所述第一线圈具有线圈元件；在第一线圈之上的第二电介质材料层；和在第一电介质材料层之上的第二线圈，第二线圈的线圈元件相对于第一线圈的线圈元件横向偏移。
[0052]根据另一个实施例，所述第一电介质材料层和所述第二电介质材料层是光敏聚酰亚胺。
[0053]根据另一个实施例，所述半导体组件还包括延伸通过所述第一电介质材料层，通过所述第二电介质材料层，并且与所述第一金属化系统的部分接触的第一接触件(contact)结构。
[0054]图1是根据本实用新型一个实施例的在制造过程中的半导体组件100(诸如，例如与静电放电(ESD)保护器件单片集成的共模滤波器)的部分的截面图。图1示出了具有相对表面104和106的半导体材料102。表面104也被称为正面或者顶面，并且表面106也被称为底面或者背面。根据该实施例，半导体材料102包括半导体衬底108，其掺杂有P型导电性的杂质材料的并且具有至少大约100欧姆-厘米(Ω -cm)电阻率。优选地，衬底108的电阻率是100 Ω -cm。更优选地，衬底108的电阻率是500 Ω -cm或更大，并且更优选地，衬底108的电阻率是1000 Ω-cm或更大。用于衬底108的适合的材料包括硅和化合物半导体材料(诸如，例如氮化镓、砷化镓、磷化铟、II1-V族半导体材料、I1-VI族半导体材料等等)。
[0055]根据一实施例，半导体材料102还包括在高电阻率衬底108上形成的具有η型导电性的外延层I1和在外延层110上形成的具有P型导电性的外延层112。在外延层110和112的部分中形成掩埋层114。
[0056]应当注意，掺杂有η型掺杂剂或者杂质材料的区域或者层被称为具有η型导电性或者η导电类型，而掺杂有P型掺杂剂或者杂质材料的区域或者层被称为具有P型导电性或者P导电类型。
[0057]在半导体材料102上或者由半导体材料102形成电介质材料层118。根据一实施例，电介质层118的材料是具有大约1000埃(Λ)到大约IGGGG人厚度的二氧化硅。形成二氧化硅层118的技术是本领域技术人员所已知的。例如，可以通过氧化半导体材料102形成电介质层118，或者电介质层118可以是使用等离子增强化学气相淀积形成的TEOS层。仍然参考图1，在电介质层118上构图光致抗蚀剂层，以形成具有掩模元件122和暴露部分电介质层118的开口 124的掩模结构120。
[0058]现在参考图2，使用湿法蚀刻来选择性地蚀刻电介质层118的材料，从而去除电介质层118的未被掩模元件122保护的部分。沟槽126被形成为穿过半导体材料102的通过移除所述部分电介质层118而被暴露的部分。根据一实施例，沟槽126从表面104延伸穿过外延层112、掩埋层114、外延层110，并且进入半导体衬底108。替代地，沟槽126可以在到达半导体衬底108之前终止。沟槽126从外延层112产生外延区域112々、1128、112(:和112D，从外延层110产生外延区域110A、110B、1 1C和110D，并且从掩埋层114产生掩埋层区域 114Α、114Β 和 114C。
[0059]仍然参考图2，去除了掩模元件122和包括电介质层118的任意氧化物，并在包括外延区域112A、112B、112C和112D的外延层112的暴露部分和沟槽126上形成电介质层128。作为例子，电介质层128是在表面104上具有150A到大约400A厚度的氧化物，该氧化物可以称为垫氧化物(pad oxide)。应当注意，垫氧化物可以被称为屏蔽氧化物(screen oxide)。在电介质层128上构图光致抗蚀剂层，以形成掩模结构130,掩模结构130具有掩模元件132和暴露外延区域112C之上的电介质层128的部分的开口 134。
[0060]通过将P型导电性的杂质材料穿过电介质层128的暴露部分注入到在外延区域112C中，在外延区域112C中形成P型掺杂剂区域140和142。可以通过以大约5xl012原子每平方厘米(原子/平方厘米)到大约IxlO14原子/平方厘米的剂量和大约25千电子伏特(keV)到大约50keV的注入能量，向外延区域112C中注入杂质材料，来形成P型掺杂剂区域140和142。
[0061]现在参考图3，去除掩模元件132，并且通过将半导体材料102在大约1000°C到大约1250°C的温度置于惰性气氛环境中大约2.5小时到大约3.5小时的时间，将P型掺杂剂或者杂质材料驱入到外延区域112C中。作为例子，通过以大约2xl013原子/平方厘米的剂量和大约35keV的注入能量注入P型杂质材料，并且在大约1150°C的温度下在氮气氛环境中大约3小时将掺杂剂驱入到半导体材料102中，形成P型掺杂剂区域140和142。适合的P型掺杂剂或者杂质材料包括硼、铟等等。应当注意，P型掺杂剂区域140和142在外延区域112C内，并且它们彼此横向间隔开。
[0062]仍然参考图3，在电介质层128之上构图光致抗蚀剂层以形成掩模结构144，掩模结构144具有掩模元件146和暴露外延区域112AU12B和112C之上的电介质层128的部分的开口 148。通过注入具有η型导电性的杂质材料穿过电介质层128并且进入外延区域112AU12B和112C中，分别在外延区域112Α中形成η型掺杂剂区域150，在外延区域112Β中形成η型掺杂剂区域152，并且在P型掺杂剂区域140和142中形成η型掺杂剂区域154和156。可以通过以大约5χ1012原子/平方厘米到大约IxlO14原子/平方厘米的剂量和大约25keV到大约50keV的注入能量注入杂质材料穿过电介质层128的暴露部分并且进入外延区域112AU12B和112C中，形成η型掺杂剂区域150,152,154和156。
[0063]现在参考图4，去除掩模元件146，并在电介质层128之上构图光致抗蚀剂层以形成掩模结构160，掩模结构160具有掩模元件162和暴露外延区域112Α和112Β之上的电介质层128的部分的开口 163。通过注入具有P型导电性的杂质材料穿过电介质层128的暴露部分并且进入外延区域112Α和112Β，在外延区域112Α中形成ρ型掺杂剂区域164，并且在外延区域112Β中形成ρ型掺杂剂区域166。可以通过以大约5χ1012原子/平方厘米到大约IxlO14原子/平方厘米的剂量以及大约25keV到大约40keV的注入能量向外延区域112A和112B中注入杂质材料，来形成ρ型掺杂剂区域164和166。作为例子，通过以大约2xl013原子/平方厘米的剂量和大约35keV的注入能量注入ρ型杂质材料，并且在大约1150°C的温度在氮气氛环境中大约3小时将掺杂剂驱入外延区域112A和112B中，形成P型掺杂剂区域164和166。驱入杂质材料还对半导体材料102退火。适合的ρ型掺杂剂或者杂质材料包括硼、铟等等。应当注意，P型掺杂剂区域164和166分别相对于η型掺杂剂区域150和152横向间隔开。
[0064]现在参考图5，去除掩模元件162，并且去除包括电介质层128的任何电介质材料，并且在半导体衬底102上以及在沟槽126之上形成电介质材料层168。在电介质层168上形成电介质材料层170，并且在电介质层170上形成电介质材料层172。可以通过氧化形成电介质层168，并且电介质层168可以具有大约100人到大约500A的厚度；电介质层170可以是通过等离子增强化学气相淀积形成的无掺杂硅玻璃，并且可以具有大约1000Α到大约3000人的厚度；而电介质层172可以是通过等离子增强化学气相淀积形成的硼磷硅酸盐玻璃，并且可以具有大约5000人到大约10000,4的厚度。作为例子，电介质层168具有大约140人的厚度，电介质层170具有大约1300Α的厚度，电介质层172具有大约6000人的厚度。在大约900°C到大约1000°C的温度范围执行回流工序(reflow cycle),以使电介质层172平坦化，以及激活掺杂剂区域150、152、154、156、164和166的掺杂剂。作为例子，该回流工序大约在950°C进行。应当注意，形成电介质层168、170和172的厚度和方法对于本实用新型不是限制性的。
[0065]仍然参考图5，在电介质层172之上构图光致抗蚀剂层，以形成掩模结构174，掩模结构174具有掩模元件176和暴露部分电介质层172的开口 178。
[0066]现在参考图6，使用例如湿法蚀刻技术，去除被开口 178暴露的电介质层172的部分，以及未被以掩模元件176保护的电介质层170和168的部分。去除电介质层172、170和168的所述部分暴露了掺杂剂区域150、152、154、156、164和166的部分。去除掩模元件176，并且在电介质层172和掺杂剂区域150、152、154、156、164和166的暴露部分之上沉积难熔金属层(未示出)。作为例子，所述难熔金属是具有大约loo人到大约ιοοοΑ厚度的钛。执行快速热退火，其中该难熔金属被加热到大约500°c到大约700°C的温度。该热处理使得钛与硅反应，以在钛接触硅或者多晶硅的所有区域中形成硅化钛。替代地，该难熔金属可以是氮化钛、钨、钴等等。通过快速热退火形成的硅化物作为阻挡层。
[0067]现在参考图7，可以在电介质层172和掺杂剂区域150、152、154、156、164和166的暴露部分之上形成阻挡金属179。应当注意，阻挡金属179可以包括多个金属层，然而为了清楚起见，它们以单个层示出。在阻挡金属层179之上形成铝铜(AlCu)层180。作为例子，铝铜层180溅射到阻挡金属层179上，并且铝铜层180具有大约I微米(μ m)到大约4 μ m的厚度。替代地，层180可以是铝、铝铜硅、铝硅等等。在铝铜硅层180之上构图光致抗蚀剂层，以形成掩模结构182，掩模结构182具有掩模元件184和暴露部分铝铜硅层180的开Π 186。
[0068]现在参考图8，使用金属蚀刻处理去除铝铜硅层180的暴露部分，保留接触件190、192、194和196。可以使用等离子蚀刻或者湿法蚀刻来蚀刻层180。接触件190作为二极管191的阳极接触件，并且接触件192作为二极管191的阴极接触件和二极管193的阳极接触件，接触件194作为二极管193的阳极接触件和双极晶体管197的集电极接触件，并且接触件196作为双极晶体管197的发射极接触件。应当注意，掺杂剂区域164形成二极管191的阳极，掺杂剂区域150形成二极管191的阴极，掺杂剂区域166形成二极管193的阳极，掺杂剂区域152形成二极管193的阴极，掺杂剂区域154形成双极晶体管197的集电极，并且掺杂剂区域156形成双极晶体管197的发射极。接触件190和192可以作为连接接触件，以形成共模滤波器和其它电路元件之间的连接。作为例子，二极管191类似于图20的二极管46或者50, 二极管193类似于图20的二极管44或者52,并且双极晶体管194类似于图20的晶体管48或者54。应当注意，二极管50的阳极连接到晶体管54的发射极；而且图20中示出了这个连接，但是未在对应的截面图中示出该连接。例如，使用未在对应的截面图中示出的AlCu金属层形成该连接。
[0069]仍然参考图8，在电极190-196上以及在电介质层172的暴露部分上形成钝化层200。作为例子，钝化层200包括具有大约7k/i厚度的氮化硅层。替代地，钝化层200可以包括其他适合的电介质材料或者多层电介质材料。
[0070]在一个实施例中，钝化层可以包括前述的钝化层200和另外的电介质层208。现在参考图9，在钝化层之上构图光致抗蚀剂层以形成掩模结构210，掩模结构210具有掩模元件212和暴露接触件190和192之上的电介质层208的部分的开口 214。使用例如湿法蚀刻技术，去除被开口 214暴露的电介质层208的部分和被开口 214暴露的钝化层200的部分。去除钝化层200的暴露部分暴露出接触件190和192。
[0071]现在参考图10，去除掩模元件212，并且在电介质层208和接触件190和192的暴露部分之上形成具有至少大约8 μ m的固化后(post-cure)厚度的光敏聚酰亚胺层220。作为例子，聚酰亚胺层220被分配为具有大约16 μ m的厚度，并且然后被旋转涂覆以具有基本平面的表面和大约1ym的固化后厚度。适合的光敏聚酰亚胺材料包括来自Asahi的以商标PIMEL销售的光敏聚酸亚胺,来自Hitachi Chemical和DuPont Electronics的HDM聚合物涂料，聚苯并卩惡唑(polybenzoxazole) (PBO)、双苯并环丁烯(bisbenzocyclobutene)(BCB)等等。应当注意，层200不限于是光敏聚酰亚胺，而是可以是使用光致抗蚀剂构图的非光敏材料。还应当注意，可以选择聚酰亚胺层246的厚度，以减小寄生效应，诸如，例如硅二极管和晶体管结构、金属互连结构和硅衬底的寄生电容。
[0072]在另一实施例中，再次参考图9，在钝化层200之上构图光致抗蚀剂层以形成掩模结构210，掩模结构210具有掩模元件212和暴露接触件190和192之上的钝化层200的部分的开口 214。使用例如湿法蚀刻技术，去除被开口 214暴露的钝化层200的部分。去除钝化层200的暴露部分暴露出接触件190和192。
[0073]再次参考图10，去除掩模元件212，并且在钝化层200和接触件190和192的暴露部分之上形成具有至少大约8 μ m的固化后(post-cure)厚度的光敏聚酰亚胺层220。作为例子，聚酰亚胺层220被分配为具有大约16 μ m的厚度，并且然后被旋转涂覆以具有基本平面的表面和大约1ym的固化后厚度。适合的光敏聚酰亚胺材料包括来自Asahi的以商标PIMEL销售的光敏聚酸亚胺,来自Hitachi Chemical和DuPont Electronics的HDM聚合物涂料，聚苯并卩惡唑(polybenzoxazole) (PBO)、双苯并环丁烯(bisbenzocyclobutene) (BCB)等等。应当注意，层200不限于是光敏聚酰亚胺，而是可以是使用光致抗蚀剂构图的非光敏材料。还应当注意，可以选择聚酰亚胺层246的厚度，以减小寄生效应，诸如，例如硅二极管和晶体管结构、金属互连结构和硅衬底的寄生电容
[0074]现在参考图11，通过暴露于电磁辐射然后进行显影步骤，去除通过钝化层200中的开口暴露的电极190和192的所述部分之上的聚酰亚胺层220的部分。在去除暴露于电磁辐射的部分之后，固化聚酰亚胺层220。去除聚酰亚胺层220的暴露部分再次暴露了电极190和192的部分。
[0075]仍然参考图11，在聚酰亚胺层220和电极190和192的暴露部分上形成具有大约1500A到大约2500A厚度的粘附层222。粘附层222的适合的材料包括钨钛、氮化钛、钛、钨、钼等等。在粘附层222上形成具有大约1500人到大约5000A厚度的铜籽层
(copper seed layer) 224。作为例子,层222和224中的每一个大约为2000人厚。在铜籽层224上形成光致抗蚀剂层，并且对其构图以形成掩模结构228，掩模结构228具有掩模元件230和开口 232。优选地，该光致抗蚀剂层的厚度被选择为比将在后续步骤中镀的铜的厚度厚。作为例子，该光致抗蚀剂层的厚度为大约14 μ m。
[0076]简要地参考图12，示出了具有掩膜图案233的掩模228，用于对光致抗蚀剂层构图。光穿过深色区域以使得部分光致抗蚀剂层曝光。曝光的光致抗蚀剂层的部分被去除，从而保留掩模元件230并且使得铜籽层224的部分暴露。
[0077]现在参考图13，在铜籽层224的暴露部分上镀铜，形成接触件结构234、接触件结构236和线圈或者电感器242的绕组240。
[0078]现在参考图14，去除掩模元件230以暴露被掩模元件230保护的铜籽层224的部分。去除铜籽层224的暴露部分从而暴露出粘附层222的部分，粘附层222的这些部分也被去除以暴露聚酰亚胺层220的部分。作为例子，使用湿法蚀刻技术去除铜籽层224和粘附层222的所述部分。
[0079]在聚酰亚胺层220的暴露部分、接触件结构234和236的暴露部分以及绕组240上形成具有至少大约8 μ m的厚度的光敏材料层246。作为例子，聚酰亚胺层246被分配为具有大约16 μ m的厚度，并且然后被旋转涂覆为具有基本平面的表面以及大约10 μ m的固化后厚度。应当注意，选择聚酰亚胺层246的厚度以减小绕组、接触件结构234和236、绕组240和将被镀在聚酰亚胺层246上的铜层之间的寄生效应，例如，寄生电容。已经参考聚酰亚胺层220描述了适合的光敏聚酰亚胺材料。
[0080]现在参考图15，通过暴露于电磁辐射然后进行显影步骤，去除接触件结构234和236的一部分之上的聚酰亚胺层246的部分。在去除暴露于电磁辐射的部分之后，固化聚酰亚胺层246。去除聚酰亚胺层246的暴露部分暴露出接触件结构234和236的部分。在聚酰亚胺层246上并且在接触件结构234和236的暴露部分上形成具有大约1500人到大约2500人的厚度的粘附层248。用于粘附层248的适合的材料包括钨钛、氮化钛、钛、钨、
钼等等。在粘附层248上形成具有大约1500人到大约5000A厚度的铜籽层250。在铜籽层250上形成光致抗蚀剂层。优选地，光致抗蚀剂层的厚度被选择为大于将镀在铜籽层250上的铜层的厚度。光致抗蚀剂层的厚度的范围可以为大约5 μ m到大约20 μ m,并且可以为例如大约14μπι。该光致抗蚀剂层被构图以形成掩模元件252，掩模元件252具有暴露铜籽层250的一部分的开口 254。如本领域技术人员将理解的，由于线宽分辨度限制，光致抗蚀剂层的厚度可能受工艺限制。
[0081]简要地参考图16，示出了具有掩膜图案258的掩模256，用于对光致抗蚀剂层构图。光穿过深色区域以使得部分光致抗蚀剂层曝光。去除光致抗蚀剂层的曝光部分，形成掩模元件252和开口 254，其中开口 254暴露铜籽层250的一部分。
[0082]再次参考图15，在铜籽层250的暴露部分上镀铜，形成接触件结构260、接触件结构262和线圈或者电感器259的绕组264。
[0083]现在参考图17，去除掩模元件252，以暴露被掩模元件252保护的铜籽层250的部分。去除铜籽层250的暴露部分暴露出粘附层248的部分，粘附层248的这些部分也被去除以暴露部分的聚酰亚胺层246。作为例子，使用湿法蚀刻技术去除铜籽层250和粘附层248的所述部分。
[0084]在聚酰亚胺层246的暴露部分、接触件结构260和262的暴露部分和绕组264上，形成具有至少大约8 μ m的固化后厚度的聚酰亚胺层268。作为例子，聚酰亚胺层268被分配为具有大约16 μ m的厚度，并且然后被旋转涂覆为具有基本平面的表面以及大约10 μ m的固化后厚度。应当注意，选择聚酰亚胺层268的厚度以形成钝化层，以覆盖镀的铜，以阻止氧化和/或腐蚀。已经参考聚酰亚胺层220描述了适合的光敏聚酰亚胺材料。类似于层220，层246不限于是光敏聚酰亚胺，而是可以是使用光致抗蚀剂构图的非光敏材料。
[0085]在接触件结构260和262之上的聚酰亚胺层268的部分被暴露于电磁辐射，被显影，并且被去除，以暴露接触件结构260和262。
[0086]图18是包括与保护器件14单片集成的共模滤波器302的半导体组件300的电路图。图18示出了电感器306和308以及电容器310和312。电感器306具有连接到电容器310的端子的输入端子，以及连接到电容器310的另一个端子的输出端子，电感器308具有连接到电容器312的端子的输入端子，以及连接到电容器312的另一个端子的输出端子。根据一实施例，保护器件14包括二极管30，二极管30具有与电感器306的输入端子连接的阴极和与二极管32的阳极连接的阳极。二极管32的阴极连接到电感器308的输入端子。二极管30和32的公共连接的阳极可以被连接来接收电位源，诸如，例如地。
[0087]图19是包括与保护器件14单片集成的共模滤波器302A的半导体组件320的电路图。图19示出了连接到保护器件14的电感器306和308。根据一实施例，保护器件14包括二极管30，其中二极管30的阴极连接到电感器306的输入端子而二极管30的阳极连接到二极管32的阳极。二极管32的阴极连接到滤波器308的输入端子。二极管30和32的公共连接的阳极可以被连接来接收电位源，诸如，例如地。
[0088]图20是包括与保护器件14A单片集成的共模滤波器302的半导体组件350的电路图。图20示出了参考图18描述的电感器306和308以及电容器310和312。电感器306具有连接到电容器310的端子的输入端子和连接到电容器310的另一个端子的输出端子，并且电感器308具有连接到电容器312的端子的输入端子和连接到电容器312的另一个端子的输出端子。
[0089]根据一实施例，保护器件14A包括单通道ESD结构40和42。ESD结构40包括二极管44和46以及npn双极晶体管48，并且ESD结构42包括二极管50和52以及npn双极晶体管54。二极管44的阳极共同地连接到二极管46的阴极和共模滤波器350的非反相输入。npn双极晶体管48的集电极连接到二极管44的阴极，并且npn双极晶体管48的发射极连接到二极管46和50的阳极。二极管52的阳极共同地连接到二极管50的阴极和共模滤波器350的非反相输入。npn双极晶体管54的集电极连接到二极管52的阴极，并且npn双极晶体管54的发射极连接到二极管46和50的阳极并连接到npn双极晶体管48的发射极。
[0090]图21是包括与保护器件14A单片集成的共模滤波器302A的半导体组件360的电路图。图21示出了连接到保护器件14A的电感器306和308。应当注意，共模滤波器302A与共模滤波器302的不同之处在于共模滤波器302A没有电容器310和312。
[0091]图22是线圈滤波器(诸如，例如线圈306和308)的布局370。在具有中心区域和外围区域的半导体材料之上制造线圈306和308。在中心区域的子区域中形成线圈306，并且在中心区域的另一个子区域中形成线圈308。应当注意，线圈306和308被配置为相对于彼此垂直放置，并且被电介质材料垂直间隔开。
[0092]图23是根据本实用新型的实施例的半导体组件的共模性能和差模性能的图364。图364包括共模增益相对于频率的曲线366和差模增益相对于频率的曲线368。曲线366包括凹陷372和374。
[0093]图24是根据本实用新型的实施例的半导体组件的ESD箝位性能的图376，其中ESD事件处于正向。
[0094]图25是根据本实用新型的实施例的半导体组件的ESD箝位性能的图378，其中ESD事件处于负向。
[0095]虽然此处已经公开了某些优选实施例和方法，本领域技术人员从前面的公开将明了，可以做出对这些实施例和方法的多种变化和修改，而不脱离本实用新型的精神和范围。本实用新型仅受所附权利要求以及可适用的法律的规定和法则的限制。
【权利要求】
1.一种半导体组件，包括与保护器件单片集成的共模滤波器，所述共模滤波器包括: 具有第一端子和第二端子的第一线圈； 具有第一端子和第二端子的第二线圈，所述第二线圈的第一端子耦接到所述第一线圈的第一端子，所述第一线圈磁耦合到所述第二线圈；和 所述保护器件具有耦接到所述第一线圈的第一端子的第一端子和耦接到所述第二线圈的第一端子的第二端子。
2.如权利要求1所述的半导体组件，其中所述保护器件包括: 具有阳极和阴极的第一二极管，所述阴极耦接到所述第一线圈的第一端子；和具有阳极和阴极的第二二极管，所述第一二极管和所述第二二极管的阳极被耦接在一起，并且所述第二二极管的阴极耦接到所述第二线圈的第一端子。
3.如权利要求1所述的半导体组件，其中所述保护器件还包括耦接在所述第一线圈的第一端子和第二端子之间的第一电容器，以及耦接在所述第二线圈的第一端子和第二端子之间的第二电容器。
4.如权利要求1所述的半导体组件，其中所述保护器件包括: 具有阳极和阴极的第一二极管；和 具有阳极和阴极的第二二极管，所述第一二极管的阴极耦接到所述第一线圈的第一端子，所述第二二极管的阴极耦接到所述第一二极管的阳极。
5.如权利要求4所述的半导体组件，还包括具有控制电极以及第一载流电极和第二载流电极的晶体管，所述第一载流电极耦接到所述第一二极管的阴极，并且所述第二载流电极耦接到所述第二二极管的阳极。
6.如权利要求4所述的半导体组件，其中所述保护器件还包括: 具有阳极和阴极的第三二极管，所述第三二极管的阳极耦接到所述第二二极管的阳极；和 具有阳极和阴极的第四二极管，所述第四二极管的阳极耦接到所述第三二极管的阴极并耦接到所述第二线圈的第一端子。
7.如权利要求6所述的半导体组件，还包括: 具有控制电极以及第一载流电极和第二载流电极的第一晶体管，所述第一载流电极耦接到所述第一二极管的阴极，并且所述第二载流电极耦接到所述第二二极管的阳极并耦接到所述第三二极管的阳极；和 具有控制电极以及第一载流电极和第二载流电极的第二晶体管，所述第二晶体管的第一载流电极耦接到所述第一晶体管的第二载流电极，并且所述第二晶体管的第二载流电极耦接到所述第四二极管的阳极。
8.一种具有与保护器件单片集成的共模滤波器的半导体组件，包括: 具有主表面和至少5欧姆-厘米的电阻率的半导体材料； 所述半导体材料中的多个沟槽，其中所述保护器件处在所述多个沟槽中的第一沟槽和第二沟槽之间；和 与所述保护器件单片集成的共模滤波器。
9.如权利要求8所述的半导体组件，其中所述半导体材料包括: 具有至少10欧姆-厘米的电阻率的半导体衬底； 在所述半导体衬底之上的具有第一导电类型的第一外延层；和 在所述第一外延层之上的具有第二导电类型的第二外延层。
10.如权利要求9所述的半导体组件，还包括由所述第一外延层和所述第二外延层的部分形成的具有第一导电类型的掩埋层。
11.如权利要求10所述的半导体组件，其中所述多个沟槽包括至少第一、第二、第三和第四沟槽，其中在所述第一沟槽和所述第二沟槽之间的所述半导体材料的部分作为第一器件区域，在所述第二沟槽和所述第三沟槽之间的所述半导体材料的部分作为第二器件区域，并且在所述第三沟槽和所述第四沟槽之间的所述半导体材料的部分作为第三器件区域。
12.如权利要求11所述的半导体组件，还包括由所述第一器件区域形成的第一二极管，由所述第二器件区域形成的第二二极管，和由所述第三器件区域形成的晶体管。
13.如权利要求11所述的半导体组件，还包括: 在所述第三器件区域中的具有第二导电类型的第一掺杂剂区域和第二掺杂剂区域；分别在所述第一掺杂剂区域和所述第二掺杂剂区域中的具有第二导电类型的第三掺杂剂区域和第四掺杂剂区域，以及分别在所述第一器件区域中和所述第二器件区域中的具有第二导电类型的第五掺杂剂区域和第六掺杂剂区域；和 分别在所述第一器件区域和所述第二器件区域中的具有第一导电类型的第七掺杂剂区域和第八掺杂剂区域。
14.如权利要求11所述的半导体组件，还包括: 在所述半导体材料之上的第一电介质层，所述第一电介质层被配置为将所述共模滤波器与所述保护结构磁去耦； 在所述第一电介质层之上的所述共模滤波器的第一线圈； 在所述第一线圈和所述第一电介质层之上的第二电介质层；和在所述第二电介质层之上的第二线圈，所述第二电介质层被配置为磁耦合所述第一线圈和所述第二线圈。
15.如权利要求14所述的半导体组件，还包括在所述第二线圈和所述第二电介质材料层之上的第三电介质材料层。
16.如权利要求15所述的半导体组件，其中所述第一电介质材料层、所述第二电介质材料层和所述第三电介质材料层是光敏聚酰亚胺。
17.—种包括与保护器件单片集成的共模滤波器的半导体组件，所述半导体组件包括: 具有外围区域、中心区域和至少5欧姆-厘米的电阻率的半导体材料，其中所述中心区域包括被隔离沟槽隔离的多个器件区域； 在所述中心区域的第一部分之上的第一线圈； 在所述中心区域的第二部分之上的第二线圈； 在所述第一线圈和所述第二线圈之上的第一绝缘材料；和 与所述第一线圈和所述第二线圈单片集成的保护器件，所述保护器件具有耦接到所述第一线圈的第一端子和耦接到所述第二线圈的第二端子。
18.如权利要求17所述的半导体组件，其中所述半导体材料包括形成在半导体衬底上的外延层，并且还包括: 在部分所述外延层之上的第一金属化系统； 在所述第一金属化系统之上的第一电介质材料层； 在所述第一电介质材料层之上的所述第一线圈，所述第一线圈具有线圈元件； 在所述第一线圈之上的第二电介质材料层；和 在所述第一电介质材料层之上的所述第二线圈，所述第二线圈的线圈元件相对于所述第一线圈的线圈元件横向偏移。
19.如权利要求18所述的半导体组件，其中所述第一电介质材料层和所述第二电介质材料层是光敏聚酰亚胺。
20.如权利要求18所述的半导体组件，还包括延伸通过所述第一电介质材料层，通过所述第二电介质材料层，并且与所述第一金属化系统的一部分接触的第一接触件结构。
【文档编号】H01L27/02GK204011424SQ201420450210
【公开日】2014年12月10日 申请日期:2014年8月11日 优先权日:2013年8月9日
【发明者】U·夏尔马, 刘荣, 陈宇鹏, P·霍兰德 申请人:半导体元件工业有限责任公司