半导体器件的制作方法与流程

本申请涉及半导体制造技术领域，具体而言，涉及一种半导体器件的制作方法。

背景技术：

N-MOSFET的制作方法一般包括先进行浅沟槽隔离结构制作后沉积多晶硅的工艺和先沉积多晶硅后进行浅沟槽隔离结构制作的工艺，其中，图1示出了现有技术先沉积多晶硅后进行浅沟槽隔离结构制作的方法流程示意图；首先，在衬底100’上设置图2所示的衬垫氧化层101’、并在衬垫氧化层101’上形成图2所示的氮化硅层102’；对图2所示的氮化硅层102’、衬垫氧化层101’和衬底100’进行刻蚀，得到图3所示的沟槽200’；在图3所示的沟槽200’的侧壁和底面、氮化硅层102’上形成图4所示的衬垫隔离层104’；在图4所示的衬垫隔离层104’上沉积形成隔离材料填充沟槽，并对隔离材料进行退火处理和平坦化处理形成图5所示的隔离材料层105’；然后去除图5所示的衬垫氧化层101’、及衬底100’以上的衬垫隔离层104’、氮化硅层102’，并减薄隔离材料层105’，得到图6所示的浅沟槽隔离结构300’。

采用上述制作方法得到的浅沟槽隔离结构300’，在进行离子注入形成PMOS或NMOS后，退火时NMOS中所注入的P型离子如硼离子的原子半径很小，极易形成间隙扩散进入浅沟槽隔离结构300’中，扩散降低了NMOS中掺杂离子的浓度，进而影响半导体器件的开启电压。虽然现有技术中设置了衬垫隔离层104’以避免硼向浅沟槽隔离结构300’中扩散，但是对扩散的控制能力有限，在半导体器件尺寸不断下降的条件下，扩散现象仍然难以控制。而由于扩散难于控制，导致集成电路中多个半导体器件的开启电压各不相同，导致开始时间不同，工作不稳定，进而影响集成电路的良率和稳定性。

技术实现要素：

本申请旨在提供一种半导体器件的制作方法，以解决现有技术中NMOS中的P型离子向浅沟槽隔离结构中扩散导致半导体器件的开启电压不稳定的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：在衬底上设置依次远离衬底的衬垫氧化层和硬掩膜层；刻蚀硬掩膜层、衬垫氧化层和衬底，形成沟槽，沟槽包括第一沟槽和第二沟槽，第一沟槽为刻蚀衬垫氧化层和衬底所形成的，第二沟槽为刻蚀硬掩膜层所形成的，且第二沟槽的开口大于第一沟槽的开口，使得在第一沟槽和所述第二沟槽的交界处形成突出部；在沟槽的内壁上设置衬垫隔离层；在衬垫隔离层上设置隔离材料层；向硬掩膜层、衬垫隔离层和隔离材料层进行P型离子注入，形成P型离子密集区；去除硬掩膜层，得到浅沟槽隔离结构。

进一步地，形成沟槽的过程包括：对硬掩膜层、衬垫氧化层和衬底依次进行各向异性刻 蚀，形成第一沟槽和第二预设沟槽，第二预设沟槽的开口大小等于第一沟槽的开口大小；沿第二预设沟槽的内壁对硬掩膜层进行各向同性刻蚀，形成第二沟槽。

进一步地，硬掩膜层为氮化硅层，各向异性刻蚀为等离子刻蚀，且溅射功率为400～1000瓦，刻蚀温度为25～60℃，刻蚀时间为30～360秒。

进一步地，各向同性刻蚀的刻蚀剂为质量分数为80～95％的磷酸溶液，且刻蚀温度为25～65℃，刻蚀时间为1～5min。

进一步地，P型离子注入的离子源为硼或BF₂。

进一步地，P型离子注入的剂量为1E13～1E15atoms/cm²，能量为40～80kev。

进一步地，衬垫隔离层为含碳的氮化硅层，衬垫隔离层的厚度为1～10nm，衬垫隔离层中碳的摩尔浓度含量为1～10％。

进一步地，设置衬垫隔离层的方法为化学气相沉积法，优选低压化学气相沉积法。

进一步地，化学气相沉积法的沉积温度为450～600℃，化学气相沉积法的反应物包括氨气、乙烯和二氯硅烷；或者化学气相沉积法的反应物包括氨气、乙烯和六氯乙硅烷。

进一步地，在衬垫隔离层上设置隔离材料层的过程包括：在衬垫隔离层和硬掩膜层上沉积隔离材料；对隔离材料进行化学机械平坦化处理至硬掩膜层上的隔离材料被去除；对隔离材料层进行退火处理，得到隔离材料层。

进一步地，半导体器件为N-MOSFET。

应用本申请的技术方案，所形成的沟槽的第一沟槽的开口小于第二沟槽的开口，使得位于第一沟槽和第二沟槽交界处形成突出部，在向硬掩膜层、衬垫隔离层和隔离材料层进行P型离子注入时，由于硬掩膜层对离子注入的阻挡能力较隔离材料层的阻挡能力强，因此，位于突出部附近的隔离材料层和衬底中P型离子浓度较高进而形成P型离子密集区，在后续形成NMOS结构的退火过程中，即使NMOS中的P型离子向浅沟槽隔离结构中扩散，由于在采用本申请的制作方法制作浅沟槽隔离结构时P型离子密集区中的P型离子会补偿因扩散丢失的离子，进而保证半导体器件的开启电压的稳定性。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有技术中N-MOSFET的制作工艺流程图；

图2至图6示出执行图1中各流程后的器件剖面结构示意图，其中，

图2示出了在衬底上设置衬垫氧化层、氮化硅层后的剖面结构示意图；

图3示出了对图2所示的氮化硅层、衬垫氧化层和衬底进行刻蚀后的剖面结构示意图；

图4示出了在图3所示的沟槽的侧壁和底面、氮化硅层上形成衬垫隔离层后的剖面结构示意图；

图5示出了在图4所示的衬垫隔离层上沉积形成隔离材料填充沟槽，并对隔离材料进行退火处理和平坦化处理形成隔离材料层后的剖面结构示意图；

图6示出了去除图5所示的衬垫氧化层、及衬底以上的衬垫隔离层、氮化硅层，并减薄隔离材料层后的剖面结构示意图；

图7示出了本申请提供的浅沟槽隔离结构制作方法的流程示意图；

图8至图15示出了实施图7所示各流程后的器件剖面结构示意图，其中，

图8示出了在衬底上设置依次远离衬底的衬垫氧化层和硬掩膜层后的剖面结构示意图；

图9示出了对图8所示的硬掩膜层、衬垫氧化层和衬底依次进行各向异性刻蚀，形成第一沟槽和第二预设沟槽后的剖面结构示意图；

图10示出了沿图9所示的第二预设沟槽的内壁对硬掩膜层进行各向同性刻蚀，形成第二沟槽后的剖面结构示意图；

图11示出了在图10所示的沟槽的内壁上设置衬垫隔离层后的剖面结构示意图；

图12示出了在图11所示的衬垫隔离层和硬掩膜层上沉积隔离材料后的剖面结构示意图；

图13示出了对图12所示的隔离材料进行化学机械平坦化处理至硬掩膜层上的隔离材料被去除并对隔离材料层进行退火处理，得到隔离材料层后的剖面结构示意图；

图14示出了向图13所示的硬掩膜层、衬垫隔离层和隔离材料层进行P型离子注入，形成P型离子密集区后的剖面结构示意图；以及

图15示出了去除图14中的硬掩膜层，形成浅沟槽隔离结构后的剖面结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在…… 上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，现有技术中在进行离子注入形成PMOS或NMOS后，退火时NMOS中所注入的P型离子，极易形成间隙扩散进入浅沟槽隔离结构中，扩散降低了NMOS中掺杂离子的浓度，虽然目前在浅沟槽隔离结构中设置了衬垫隔离层，但是仍然不能阻挡P型离子向浅沟槽隔离结构中的扩散，进而导致半导体器件的开启电压不稳定，为了解决上述问题，本申请提出了一种半导体器件的制作方法，图7示出了该制作方法的流程示意图。该制作方法包括：在衬底100上设置依次远离衬底100的衬垫氧化层101和硬掩膜层102；刻蚀硬掩膜层102、衬垫氧化层101和衬底100，形成沟槽200，沟槽200包括第一沟槽201和第二沟槽202，第一沟槽201为刻蚀衬垫氧化层101和衬底100所形成的，第二沟槽202为刻蚀硬掩膜层102所形成的，且第二沟槽202的开口大于第一沟槽201的开口，使得在第一沟槽和第二沟槽的交界处形成突出部；在沟槽200的内壁上设置衬垫隔离层103；在衬垫隔离层103上设置隔离材料层104；向硬掩膜层102、衬垫隔离层103和隔离材料层104进行P型离子注入，形成P型离子密集区105；去除硬掩膜层102，得到浅沟槽隔离结构300。

上述制作方法，所形成的沟槽200的第一沟槽201的开口小于第二沟槽202的开口，使得位于第一沟槽201和第二沟槽202交界处形成突出部，在向硬掩膜层102、衬垫隔离层103和隔离材料层104进行P型离子注入时，由于硬掩膜层102对离子注入的阻挡能力较隔离材料层104的阻挡能力强，因此，位于突出部附近的隔离材料层104和衬底100中P型离子浓度较高进而形成P型离子密集区105，在后续形成NMOS结构的退火过程中，即使NMOS中的P型离子向浅沟槽隔离结构中扩散，由于在采用本申请的制作方法制作浅沟槽隔离结构300时P型离子密集区105中的P型离子会补偿因扩散丢失的离子，进而保证半导体器件的开启电压的稳定性。

上述实施方式中所注入的P型离子优选与后续形成NMOS结构所注入的P型离子相同，比如硼离子，在离子注入时优选采用硼或BF2作为离子注入源。所注入的P型离子的剂量优选为1E13～1E15atoms/cm²，能量优选为40～80kev。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

首先，在衬底100上设置依次远离衬底的衬垫氧化层101和硬掩膜层102，得到具有图8 所示剖面结构的器件。

其中，衬底100的材质可以为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅(SOI)等，在半导体衬底100中可以形成掺杂区，例如对于PMOS晶体管的半导体衬底中形成硼掺杂的P阱区。衬垫氧化层101的材质为二氧化硅，可以采用热氧化生长法或化学气相沉积法形成，其中较佳的方法为热氧化生长法，采用热氧化生长法形成的氧化层101具有更好的致密结构；硬掩膜层102的材质为氮化硅，可以采用热氧化生长法、化学气相沉积法或物理气相沉积法形成，例如形成方法为在400℃～600℃的反应温度下，通入二氯硅烷和氨气的反应物，形成氮化硅材质的硬掩膜层102，所述刻蚀阻挡层较佳的厚度为80～150nm，该硬掩膜层102作为进行化学机械研磨的停止层，衬垫氧化层101能够在形成硬掩膜层102时保护衬底100，并作为后续刻蚀去除硬掩膜层102的刻蚀停止层。

然后，刻蚀图8所示的硬掩膜层102、衬垫氧化层101和衬底100，形成图10所示的沟槽200，如图10所示，该沟槽200包括第一沟槽201和第二沟槽202，其中第一沟槽201位于衬垫氧化层101和衬底100所在区域，第二沟槽202位于硬掩膜层102所在区域，且第二沟槽202的开口大于第一沟槽201的开口，由图10中可以看出在第一沟槽201和第二沟槽202交界处具有明显的突出部。

本申请优选形成上述沟槽200的过程包括：对图8所示的硬掩膜层102、衬垫氧化层101和衬底100依次进行各向异性刻蚀，形成图9所示的第一沟槽201和第二预设沟槽202’，第二预设沟槽202’的开口大小等于第一沟槽201的开口大小；沿图9所示的第二预设沟槽202’的内壁对硬掩膜层102进行各向同性刻蚀，形成图10所示的第二沟槽202。

对硬掩膜层102、衬垫氧化层101和衬底100进行各向异性刻蚀，使得所形成的第一沟槽201和第二预设沟槽202’的侧壁的规整性较好，其中优选硬掩膜层102为氮化硅层，优选各向异性刻蚀为等离子刻蚀，且溅射功率为400～1000瓦，刻蚀温度为25～60℃，刻蚀时间为30～360秒；然后沿第二预设沟槽202’的内壁对硬掩膜层102进行各向同性刻蚀，使得第二沟槽202的开口增大，其中，各向同性刻蚀的刻蚀剂为质量分数为80～95％的磷酸溶液，且刻蚀温度为25～65℃，刻蚀时间为1～5min。

在形成沟槽200之后，在图10所示的沟槽200的内壁上设置图11所示的衬垫隔离层103。所形成的衬垫隔离层103在一定程度上可以阻挡半导体器件NMOS结构中的硼等离子向浅沟槽隔离结构中扩散，为了实现较好的隔离效果，在一种优选的实施方式中，上述衬垫隔离层103为含碳的氮化硅层，优选上述衬垫隔离层103的厚度为1～10nm，衬垫隔离层103中碳的摩尔浓度含量为1～10％。在该浓度范围内，碳易于在后续退火工艺中从掺碳氮化硅结构中游离出，进入衬垫隔离层103和沟槽200相交界面处，从而在一定程度上阻挡半导体器件的掺杂区中硼等离子扩散进入浅沟槽隔离结构中，导致掺杂区中的浓度降低。

优选上述衬垫隔离层103采用化学气相沉积法形成，进一步采用低压化学气相沉积法。其中上述衬垫隔离层103为含碳的氮化硅层，优选形成上述含碳的氮化硅层的化学气相沉积法的沉积温度为450～600℃，化学气相沉积法的反应物包括氨气、乙烯和二氯硅烷；或者化学气相沉积法的反应物包括氨气、乙烯和六氯乙硅烷。

形成衬垫隔离层103之后，在图11所示的衬垫隔离层103上设置图13所示的隔离材料层104。在衬垫隔离层103上设置隔离材料层104的过程包括：在图11所示的衬垫隔离层103和硬掩膜层102上沉积隔离材料104’，形成具有图12所示剖面结构的器件；对图12所示的隔离材料104’进行化学机械平坦化处理至硬掩膜层102上的隔离材料104’被去除；对隔离材料层104进行退火处理，得到图13所示的隔离材料层104。

本申请形成上述隔离材料层104的隔离材料可以为二氧化硅、氟硅玻璃、未掺杂的硅酸盐玻璃(USG)或正硅酸四乙酯中的一种或多种，为了提高隔离材料层104的填充效果，优选在衬垫隔离层103上设置隔离材料层104采用高深宽比填充工艺(HARP)实施，优选隔离材料层104为二氧化硅层，淀积温度为300～500℃，淀积气体包括TEOS、O₂和O₃，且TEOS和O₂体积比为1:3～1:25，TEOS和O₃体积比为1:1～1:30。

在隔离材料层104设置之后，向图13所示的硬掩膜层102、衬垫隔离层103和隔离材料层104进行P型离子注入，形成图14所示的P型离子密集区105。在离子注入过程中，由于硬掩膜层102对离子注入的阻挡能力较隔离材料层104的阻挡能力强，因此，位于突出部附近的隔离材料层104和衬底100中P型离子浓度较高形成P型离子密集区105，进而在后续形成NMOS结构的退火过程中，即使NMOS中的P型离子向浅沟槽隔离结构中扩散，由于在采用本申请的制作方法制作浅沟槽隔离结构时P型离子密集区105中的P型离子会补偿因扩散丢失的离子，进而保证半导体器件的开启电压的稳定性。

上述离子注入过程中所注入的P型离子优选与后续形成NMOS结构所注入的P型离子相同，比如硼离子，在离子注入时优选采用硼或BF₂作为离子注入源。所注入的P型离子的剂量P型离子注入的剂量为1E13～1E15atoms/cm²，能量为40～80kev。

在完成离子注入后，去除图14中的硬掩膜层102，形成图15所示的浅沟槽隔离结构300。上述去除硬掩膜层102时，优选利用包括磷酸的刻蚀物质对硬掩膜层102进行刻蚀。

在一些半导体器件中，需要对上述所形成的浅沟槽隔离结构300进行减薄，本领域技术人员可以采用常规的减薄方法实施上述减薄。

从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果：

所形成的沟槽的第一沟槽的开口小于第二沟槽的开口，使得位于第一沟槽和第二沟槽交界处形成突出部，在向硬掩膜层、衬垫隔离层和隔离材料层进行P型离子注入时，由于硬掩膜层对离子注入的阻挡能力较隔离材料层的阻挡能力强，因此，位于突出部附近的隔离材料层和衬底中P型离子浓度较高进而形成P型离子密集区，在后续形成NMOS结构的退火过程中，即使NMOS中的P型离子向浅沟槽隔离结构中扩散，由于在采用本申请的制作方法制作浅沟槽隔离结构时P型离子密集区中的P型离子会补偿因扩散丢失的离子，进而保证半导体器件的开启电压的稳定性。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。