一种半导体器件及其制备方法、电子装置与流程

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术：

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

随着3DFinFET器件的不断缩小，接触电阻的减小成为器件性能提高的主要挑战，其中，所述接触孔区域中接触电阻的减小是非常关键的，如果单纯增加接触孔的尺寸，则会造成接触孔和金属栅极的桥连.并且会增加半导体器件的寄生电容.

因此，需要对目前所述半导体器件的制备方法做进一步的改进，以便消除上述问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决上述问题，本发明提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干CMOS器件和覆盖所述CMOS器件的层间介电层，其中所述层间介电层中形成有接触孔开口，以露出用于互连的CMOS器件；

步骤S2：沉积第一间隙壁材料层，以覆盖所述层间介电层和所述接触孔开口；

步骤S3：在所述第一间隙壁材料层上形成第二间隙壁材料层，以覆盖所述第一间隙壁材料层；

步骤S4：图案化第二间隙壁材料层，以在所述第一间隙壁材料层的侧壁上形成第二间隙壁并露出所述接触孔开口底部的所述第一间隙壁材料层；

步骤S5：对所述接触孔开口底部进行底切，以去除所述接触孔开口底部的所述第一间隙壁材料层，以扩大所述接触孔开口底部的尺寸。

可选地，所述方法还进一步包括：

步骤S6：在尺寸扩大的所述接触孔开口底部形成自对准硅化物层；

步骤S7：在所述自对准硅化物层上方的所述接触孔开口中填充导电材料，以形成接触孔。

可选地，所述自对准硅化物层选用TiSi。

可选地，在所述步骤S7中，在所述接触孔开口中填充钨并平坦化，以形成所述接触孔。

可选地，所述第一间隙壁材料层选用氧化物，所述第二间隙壁材料层选用氮化物。

可选地，在所述步骤S4中，形成所述第二间隙壁的同时，去除所述层间介电层上方的所述第一间隙壁材料层。

可选地，在所述步骤S1中，在所述半导体衬底上形成有栅极，在所述栅极的两侧形成有抬升源漏，其中，所述接触孔开口位于所述抬升源漏的上方，以露出所述抬升源漏。

本发明还提供了一种如上述的方法制备得到的半导体器件。

可选地，所述半导体器件包括FinFET器件。

本发明还提供了一种电子装置，包括上述的半导体器件。

本发明为了解决现有技术存在的接触电阻和寄生电容的问题，提供了一种半导体器件的制备方法，在所述方法中在形成接触孔开口之后，在所述开口内依次沉积第一间隙壁材料层和第二间隙壁材料层，首先蚀刻第二间隙壁材料层以在所述第一间隙壁材料层上形成间隙壁，并露出所述接触孔底部的所述第一间隙壁材料层，然后执行底切步骤，去除所述接触孔开口底部的第 一间隙壁材料层，以扩大所述接触孔底部的尺寸，进而扩大后续步骤中形成的自对准硅化物的尺寸，形成底部大顶部小的接触孔，不仅解决了接触电阻过大，还解决了现有技术中接触孔过大容易引起桥连的问题。

此外所述方法在形成自对准硅化物工艺中仅需要一个掩膜层，节省了一个掩膜层，简化了工艺，同时降低了成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1e为现有技术中制备所述半导体器件的过程剖面示意图；

图2a-2f为本发明中制备所述半导体器件的过程剖面示意图；

图3为本发明中制备所述半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前所述半导体器件的制备方法如图1a-1e所示，首先提供半导体衬底101，在所述半导体衬底上形成有浅沟槽隔离结构102，以及在所述半导体衬底上还形成有栅极103，在所述栅极的两侧形成有SiGe的抬升源漏104；然后沉积层间介电层105以覆盖所述半导体衬底101，图案化所述层间介电层105，形成开口，以露出所述抬升源漏104。

在所述SiGe的抬升源漏104上形成自对准硅化物层106，所述自对准硅化物层106可以为NiSi，如图1b所示。

在所述开口中填充氧化物107并进行平坦化，如图1c所示。

对所述氧化物107进行图案化，以去除位于中心的部分，形成第二开口；保留所述开口侧壁上的部分所述氧化物107，以形成间隙壁，如图1d所示。

在所述第二开口中填充导电材料，以形成接触孔108，如图1e所示。

随着半导体器件的不断缩小，接触电阻的降低对于器件性能的提高至关重要，其中接触孔区域的电阻成为关键，为了降低接触孔区域的电阻其中一种解决方法是增加所述自对准硅化物和所述接触孔的尺寸，但是很容易造成桥连。

此外，TiSix对NMOS而言显示出更低的肖特基势垒高度，因而具有很小的接触电阻率，但是所述TiSix并不适用于两个掩膜层、两次蚀刻的接触孔蚀刻工艺，也不能平衡自对准硅化物TiSi工艺的寄生电容。

因此，目前需要对目前所述半导体器件的制备方法做进一步的改进，以便消除上述问题

实施例1

下面结合附图2a-2f对本发明所述半导体器件的制备方法进行详细的描述，其中，图2a-2f为本发明中制备所述半导体器件的过程剖面示意图；

首先，执行步骤201，提供半导体衬底201，所述半导体衬底上形成有CMOS器件。

具体地，如图2a所示，其中，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在所述半导体衬底中形成隔离结构202，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。

在本发明中所述的隔离结构将所述衬底分为NMOS区域和PMOS区域，然后在所述衬底上形成栅极结构203。

具体地，在所述衬底上形成PMOS栅极结构以及NMOS栅极结构，所述栅极结构形成方法为在所述衬底上形成栅极介电层，所述栅极介电层可以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺 例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。然后沉积栅极材料层，包含半导体材料的多层结构，例如硅、锗、金属或其组合。对所述栅极介质层以及栅极材料层进行蚀刻形成栅极结构。

然后形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

然后蚀刻所述PMOS栅极的两侧形成凹槽；形成所述PMOS栅极间隙壁后接着在所述PMOS栅极的两侧形成凹槽，在本发明的一实施例中，形成所述凹槽的方法为：在所述NMOS栅极结构以及源漏区上形成光刻胶掩膜层，作为蚀刻保护层，然后蚀刻PMOS的源漏形成凹陷，在本发明中优选形成“∑”形凹陷，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。

接着，在所述PMOS形成的凹槽中外延生长SiGe层204，具体地，在所述PMOS区域形成的凹陷中外延生长SiGe层204，以增加PMOS源漏上的压应力，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

执行步骤202，沉积层间介电层205，以完全覆盖所述半导体衬底，然后图案化所述层间介电层205，以形成接触孔开口并露出所述SiGe层204。

具体地，如图2a所示，其中，所述层间介电层可以选用本领域常用的介电材料，例如氧化物等。

然后在所述层间介电层205上形成图案化的掩膜层(图中未示出)，并以图案化的掩膜层为掩膜蚀刻所述层间介电层205，以形成接触孔开口并露出所述SiGe层204。

执行步骤203，沉积第一间隙壁材料层206，以覆盖所述层间介电层205和所述接触孔开口。

具体地，如图2b所示，在该步骤中共形沉积第一间隙壁材料层206，以覆盖所述层间介电层205表面以及所述接触孔开口的侧壁和底部。

其中，所述第一间隙壁材料层206可以选用氧化物，沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种。

执行步骤204，在所述第一间隙壁材料层206上形成第二间隙壁材料层207，以覆盖所述第一间隙壁材料层206。

具体地，如图2c所示，在该步骤中，共形沉积第二间隙壁材料层207，所述第二间隙壁材料层207可以选用氮化物，例如SiN，但是并不局限于该材料。

执行步骤205，图案化第二间隙壁材料层207，以在所述第一间隙壁材料层206的侧壁上形成第二间隙壁并露出所述接触孔底部的所述第一间隙壁材料层。

具体地，如图2d所示，在该步骤中蚀刻所述第一间隙壁材料层和所述第二间隙壁材料层，以去除所述层间介电层上方的所述第一间隙壁材料层和所述第二间隙壁材料层。同时蚀刻去除所述接触孔底部的所述第二间隙壁材料层，以在所述第一间隙壁材料层206的侧壁上形成第二间隙壁。

其中，所述蚀刻方法可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种，在此不再赘述。

执行步骤206，对所述接触孔底部进行底切，以去除所述接触孔底部的所述第一间隙壁材料层206，以扩大所述接触孔底部的尺寸。

具体地，如图2e所示，对所述接触孔底部露出的所述第一间隙壁材料层206进行底切，以去除所述接触孔底部的所述第一间隙壁材料层206，以扩大所述接触孔底部的尺寸，增加后续步骤中形成的自对准硅化物的尺寸，以减小接触电阻。

在该步骤中底切的同时还可以在所述接触孔的侧壁上形成第一间隙壁，因此在所述接触孔的侧壁上形成有第一间隙壁和第二间隙壁，两层间隙壁可以减小所述接触孔的尺寸，从而避免桥连。

在本申请中通过所述底切步骤，得到较大尺寸的自对准硅化物，减小了接触电阻，同时还得到较小尺寸的接触孔，从而避免桥连，解决了现有技术中接触电阻大、桥连的问题。

执行步骤207，在尺寸扩大的所述接触孔底部形成自对准硅化物层208。

如图2f所示，具体方法为沉积金属Ti，然后进行退火，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热 处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。

作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。

最后在所述自对准硅化物层上方的所述接触孔中填充导电材料，以形成接触孔。

可选地，在所述接触孔中填充钨并平坦化，以形成所述接触孔。

至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

本发明为了解决现有技术存在的接触电阻和寄生电容的问题，提供了一种半导体器件的制备方法，在所述方法中在形成接触孔开口之后，在所述开口内依次沉积第一间隙壁材料层和第二间隙壁材料层，首先蚀刻第二间隙壁材料层以在所述第一间隙壁材料层上形成间隙壁，并露出所述接触孔底部的所述第一间隙壁材料层，然后执行底切步骤，去除所述接触孔开口底部的第一间隙壁材料层，以扩大所述接触孔底部的尺寸，进而扩大后续步骤中形成的自对准硅化物的尺寸，形成底部大顶部小的接触孔，不仅解决了接触电阻过大，还解决了现有技术中接触孔过大容易引起桥连的问题。

此外所述方法在形成自对准硅化物工艺中仅需要一个掩膜层，节省了一个掩膜层，简化了工艺，同时降低了成本。

参照图3，其中示出了本发明制备所述半导体器件的方法流程图，用于简要示出整个制造工艺的流程，所述方法包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干CMOS器件和覆盖所述CMOS器件的层间介电层，其中所述层间介电层中形成有接触孔开口，以露出用于互连的CMOS器件；

步骤S2：沉积第一间隙壁材料层，以覆盖所述层间介电层和所述接触孔 开口；

步骤S3：在所述第一间隙壁材料层上形成第二间隙壁材料层，以覆盖所述第一间隙壁材料层；

步骤S4：图案化第二间隙壁材料层，以在所述第一间隙壁材料层的侧壁上形成第二间隙壁并露出所述接触孔开口底部的所述第一间隙壁材料层；

步骤S5：对所述接触孔开口底部进行底切，以去除所述接触孔开口底部的所述第一间隙壁材料层，以扩大所述接触孔开口底部的尺寸。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。所述半导体器件中具有较大尺寸的自对准硅化物，减小了接触电阻，同时还得到较小尺寸的接触孔，从而避免桥连，解决了现有技术中接触电阻大、桥连的问题。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。