半导体元件制造方法与流程

本发明涉及一种半导体元件制造方法，尤其是涉及一种具有金属栅极的半导体元件制造方法。

背景技术：

随着半导体元件的尺寸的日益缩小，栅极结构的尺寸也随之缩小。因此，栅极介电层的厚度也必须减小以避免元件效能受到影响。一般来说，栅极介电层的材料通常是氧化硅。以氧化硅为材料的栅极介电层在厚度减小时往往会有漏电流(leakage current)的现象。为了减少漏电流的发生，现有的作法是以高介电常数(high dielectric constant；high-k)材料取代氧化硅来作为栅极介电层。在使用高介电常数材料作为栅极介电层的情况下，以多晶硅为材料的栅极会与高介电常数材料反应产生费米能阶钉扎(Fermi-level pinning)，因而造成临限电压(threshold voltage)增大而影响元件效能。

为了避免以多晶硅为材料的栅极会与高介电常数材料反应而造成临限电压增大，现有技术中的一种作法是以金属层来作为栅极。然而，以金属层作为栅极时，往往会在后续的高温制作工艺中因温度太高而造成金属层的功函数的变异，进而对元件效能造成影响。遂此，后栅极(gate last)制作工艺可在完成所有的高温制作工艺步骤如掺杂活化退火之后，移除牺牲栅极(dummy gate or replacement gate)以形成栅极沟槽，接着，填入所需要的金属，而完成晶体管元件的金属栅极，据此，可解决在栅极优先(gate first)制作工艺出现的功函数漂移问题。然而，取代栅极制作工艺的步骤相当复杂，且元件易于制作工艺中产生缺陷或残留物，而影响元件性能。

技术实现要素：

有鉴于此，本发明的目的在于提供一种半导体元件制造方法，其简化制作工艺，并提高制作工艺良率。

为达上述目的，本发明提供一种半导体元件制造方法，首先，提供具有 第一晶体管结构与第二晶体管结构的基板。其中，第一晶体管结构具有第一栅极沟槽，第二晶体管结构具有第二栅极沟槽。接着，在第一栅极沟槽与第二栅极沟槽中形成第一功函数金属层，并于第一功函数金属层上形成平坦层，且平坦层填满第一栅极沟槽与第二栅极沟槽。之后，在平坦层上形成图案化光致抗蚀剂层，以图案化光致抗蚀剂层作为掩模层，蚀刻部分位于第二晶体管结构上的平坦层。接着，去除图案化光致抗蚀剂层之后，全面蚀刻平坦层直至完全去除位于第二晶体管结构上的平坦层，而保留图案化平坦层覆盖住第一晶体管结构。最后，以图案化平坦层作为硬掩模层，去除位于第二栅极沟槽中的第一功函数金属层。

在本发明的一实施例中，前述的半导体元件制造方法还包括于第一栅极沟槽与第二栅极沟槽中形成第一功函数金属层之前，在第一栅极沟槽与第二栅极沟槽中形成阻障层。

在本发明的一实施例中，前述的半导体元件制造方法，其中，全面蚀刻该平坦层的步骤时，暴露出位于第一栅极沟槽中的阻障层。

在本发明的一实施例中，前述的半导体元件制造方法，其中，第一功函数金属层上形成平坦层的步骤时，平坦层的厚度为1900埃。

在本发明的一实施例中，前述的半导体元件制造方法，其中，以图案化光致抗蚀剂层作为掩模层，蚀刻部分位于第二晶体管结构上的平坦层直至其厚度小于150埃，且仍覆盖第一功函数金属层。

在本发明的一实施例中，前述的半导体元件制造方法，其步骤还包括移除图案化平坦层，用以暴露出位于第一栅极沟槽中的第一功函数金属层。

在本发明的一实施例中，前述的半导体元件制造方法，其步骤还包括于移除图案化平坦层的步骤后，在第一栅极沟槽与第二栅极沟槽中形成第二功函数金属层。

在本发明的一实施例中，前述的半导体元件制造方法，其中，第一晶体管结构与第二晶体管结构为鳍状场效晶体管结构。

在本发明的一实施例中，前述的半导体元件制造方法，其中，平坦层的材料包含光吸收氧化物(DUO)、旋涂式玻璃(SOG)、底部抗反射材料(BARC)、或牺牲光吸收材料(SLAM)。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附的附图，作详细说明如下。

附图说明

图1至图8为本发明的第一实施例所绘示的半导体元件的制造方法的剖面示意图；

图9至图13为本发明的第二实施例所绘示的半导体元件的制造方法的剖面示意图。

符号说明

10：基板

101：浅沟槽隔离

102：介电层

103：高介电常数层

104：蚀刻停止层

105：牺牲栅极

106：盖层

107：间隙壁

108：轻掺杂漏极

109：源/漏极

110：接触洞蚀刻停止层

120：内层介电层

20：第一区

201：第一晶体管结构

202：第一栅极沟槽

30：第二区

301：第二晶体管结构

302：第二栅极沟槽

410：第一功函数金属层

420：平坦层

420R：剩余平坦层

421、422：图案化平坦层

430：图案化光致抗蚀剂层

440：第二功函数金属层

d1、d2、d3、d4：厚度

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的一优选实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附加附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。

图1到图8是根据本发明的第一实施例所绘示的半导体元件的制造方法的剖面示意图。首先，提供基板10，例如是硅基板、含硅基板或硅覆绝缘(silicon-on-insulator，SOI)基板等。基板10上具有多个浅沟槽隔离(shallow trench isolation，STI)101，浅沟槽隔离101可具有适当的应力。通过浅沟槽隔离101所包围的区域，可定义出彼此电性绝缘的第一区20以及第二区30。接着分别于第一区20与第二区30的基板10上形成第一晶体管结构201与第二晶体管结构301，第一晶体管结构201与第二晶体管结构301可具有不同的导电型。例如，在本实施例中，第一晶体管结构201为P型晶体管，而第二晶体管结构301则为N型晶体管。

在本发明的一实施例中，如图1所示，第一晶体管结构201与第二晶体管结构301都可包含介电层102、高介电常数层103、蚀刻停止层104、牺牲栅极105、盖层106、间隙壁(spacer)107、轻掺杂漏极(light doped drain，LDD)108以及源/漏极109。在本发明优选实施例中，介电层102为二氧化硅层，高介电常数层103的介电常数大约大于4，其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafnium oxide,HfO₂)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al₂O₃)、氧化镧(lanthanum oxide,La₂O₃)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalum oxide,Ta₂O₅)、氧化锆(zirconium oxide,ZrO₂)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO₄)、锆酸铪(hafnium zirconium oxide,HfZrO)、氧化镱(yttrium oxide,Yb₂O₃)、氧化硅镱(yttrium silicon oxide,YbSiO)、铝酸锆(zirconium aluminate,ZrAlO)、铝酸铪(hafnium aluminate,HfAlO)、氮化铝(aluminum nitride,AlN)、氧化钛(titanium oxide,TiO₂)，氮氧化锆(zirconium oxynitride,ZrON)、氮氧化铪(hafnium oxynitride,HfON)、氮氧硅锆(zirconium silicon oxynitride, ZrSiON)、氮氧硅铪(hafnium silicon oxynitride,HfSiON)、锶铋钽氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)或钛酸钡锶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)，但不以上述为限。

在本实施例中，蚀刻停止层104可包含金属层或金属氮化物层，例如是氮化钛(TiN)。牺牲栅极105例如是多晶硅栅极，也可以是由多晶硅层、非晶硅(amorphous Si)或者锗层所组合的复合栅极。盖层106则例如是氮化硅层。间隙壁107可为复合层结构。在一实施例中，间隙壁107可部分或完全被移除，使得接触洞蚀刻停止层(contact etch stop layer,CESL)110对于第一晶体管结构201以及第二晶体管结构301能具有优选应力。轻掺杂漏极108以及源/漏极109则以适当浓度的掺质加以形成。而于另一实施例中，介电层102以及蚀刻停止层104则可以省略。

第一晶体管结构201与第二晶体管结构301仍可包含其他半导体结构，例如金属硅化物层(salicide)、或以选择性外延成长(selective epitaxial growth,SEG)而形成具有六面体(hexagon，又叫sigmaΣ)或八面体(octangon)截面形状的源极/漏极(图未示)，可增加P型晶体管的通道的压缩应力，使空穴移动的速度变快，进而增加P型晶体管的操作速度及效能。

在形成第一晶体管结构201与第二晶体管结构301后，在基板10上依序形成接触洞蚀刻停止层(contact etch stop layer,CESL)110与内层介电层(inter-layer dielectric,ILD)120，覆盖在第一晶体管结构201与第二晶体管结构301上。在一实施例中，接触洞蚀刻停止层110可包含两种不同的应力层分设于第一区20与第二区30中，并分别覆盖第一晶体管结构201与第二晶体管结构301而提供不同的应力(stress)，以作为选择性应力系统(selective strain scheme,SSS)；接触洞蚀刻停止层110可为单一层或复合层，可在第一晶体管结构201上施加压缩应力而在第二晶体管结构301上施加伸张应力。

如图2所示，接着进行平坦化制作工艺，例如化学机械平坦化(chemical mechanical polish,CMP)制作工艺或者回蚀刻制作工艺或两者的组合，以依序移除部分的内层介电层120、部分的接触洞蚀刻停止层110、部分的间隙壁107，并完全移除盖层106，直到暴露出第一晶体管结构201与第二晶体管结构301的牺牲栅极105的顶面。

如图3所示，进行湿蚀刻制作工艺及/或干蚀刻制作工艺以移除第一晶体 管结构201与第二晶体管结构301的牺牲栅极105，其中此蚀刻步骤会停止在蚀刻停止层104，并分别在第一晶体管结构201中形成第一栅极沟槽(trench)202，及在第二晶体管结构301中形成第二栅极沟槽302。在本发明的一实施例中，在形成了第一栅极沟槽202以及第二栅极沟槽302后，可选择性地移除蚀刻停止层104。

如图4所示，在基板10上全面形成第一功函数金属层410，据此第一功函数金属层410共形地覆盖第一栅极沟槽202、第二栅极沟槽302与内层介电层120的表面，但并不完全填满第一栅极沟槽202及第二栅极沟槽302。第一功函数金属层410为满足第一晶体管结构201，如P型晶体管，所需功函数要求的金属，例如是镍(Ni)、钯(Pd)、铂(Pt)、铍(Be)、铱(Ir)、碲(Te)、铼(Re)、钌(Ru)、铑(Rh)、钨(W)、钼(Mo)；钨、钌、钼、钽(Ta)、钛(Ti)的氮化物；钨、钽、钛的碳化物；或者氮铝化钛(TiAlN)、氮铝化钽(TaAlN)等。而于本发明其他实施例中，在形成第一功函数金属层410之前，也可选择性地于基板10上全面形成阻障层405，例如是氮化钽(TaN)层。

如图5所示，在基板10上全面形成平坦层420，其厚度d1约为1500埃，平坦层420覆盖在第一功函数金属层410上，且填满第一栅极沟槽202与该第二栅极沟槽302。其中，平坦层420的材料可包括含光吸收氧化物(DUO)、旋涂式玻璃(SOG)、底部抗反射材料(BARC)、或牺牲光吸收材料(SLAM)，但不限于此。接着，对平坦层420进行回蚀制作工艺(图未示)，使平坦层420的厚度减小，在对平坦层420进行清洗步骤，用以移除平坦层420表面的残留物。接下来，在平坦层420上涂布光致抗蚀剂层，利用光刻蚀刻制作工艺来形成图案化光致抗蚀剂层430，图案化光致抗蚀剂层430至少覆盖住第一晶体管结构201。

如图6所示，以图案化光致抗蚀剂层430作为掩模层，进行干蚀刻制作工艺来移除位于第二晶体管结构301上的平坦层420，直到暴露出位于第二晶体管结构301上的第一功函数金属层410，而留下图案化平坦层421覆盖于第一晶体管结构201上。

如图7所示，进行回蚀制作工艺，将暴露出来的第一功函数金属层410完全移除，此回蚀制作工艺停止在阻障层405，据此，位于第二栅极沟槽302的第一功函数金属层410会被完全移除，而保留的第一功函数金属层410至少会覆盖在第一栅极沟槽202中。

如图8所示，进行蚀刻制作工艺依序移除图案化光致抗蚀剂层430与图案化平坦层421，以暴露出位于第一区20的第一功函数金属层410。接着，可依序形成第二功函数金属层及低电阻金属层，可用以完成具有双功函数金属栅极的半导体元件。

然而，经发明人实验多次发现，第一实施例仍有待改进的空间。例如，在基板10上全面形成平坦层420后进行回蚀制作工艺时，有可能导致平坦层420产生一些孔洞，进而损害到第一晶体管结构201中的第一功函数金属层410，而且，回蚀后所进行的清洗步骤，也无法完全将残留物清除干净，使平坦层420的表面不够平坦，而后续在平坦层420上涂布光致抗蚀剂层时容易产生气泡，导致光刻制作工艺的误差。另外，如图7与图8所示，在打开第二栅极沟槽302之后才移除图案化光致抗蚀剂层430，可能会有一些光致抗蚀剂材料残留在第二栅极沟槽302中，而后续移除图案化平坦层421所使用的蚀刻剂并无法蚀刻光致抗蚀剂材料，故第二栅极沟槽302中仍会有光致抗蚀剂材料残留物，而影响第二晶体管结构的效能。

请参照图9至图13，是根据本发明的第二实施例所绘示的半导体元件的制造方法的剖面示意图。本实施例的部分步骤与第一实施例的部分步骤相同，如图1至图5，而本实施例所绘示的图9可接续在第一实施例所绘示的图4后，如图9所示，本实施例于基板10上全面形成平坦层420，具有一厚度d2，可厚于第一实施例(图5所示)的平坦层，厚度d2约为1900埃。接着，在平坦层420上形成图案化光致抗蚀剂层430，至少覆盖第一晶体管结构201。

如图10所示，以图案化光致抗蚀剂层430作为掩模层，进行蚀刻制作工艺，如干式蚀刻制作工艺，以形成图案化平坦层422。不过，值得注意的是，本实施例中，仅移除部分位于第二晶体管结构301上的平坦层420，位于第二晶体管结构301上剩余的平坦层420R至少仍覆盖第二栅极沟槽302，剩余的平坦层420R厚度d3可约为150埃，换言之，第二栅极沟槽302中的第一功函数金属层410并不因此蚀刻步骤而暴露出来。而图案化平坦层422受图案化光致抗蚀剂层430的保护，厚度并未变薄，且覆盖在第一晶体管结构201上。

如图11所示，进行蚀刻制作工艺完全移除图案化光致抗蚀剂层430，并暴露出图案化平坦层422，而图案化平坦层422的厚度远大于剩余的平坦层 420R。接着，如图12所示，进行回蚀制作工艺，全面蚀刻平坦层直到完全去除位于第二晶体管结构上的剩余平坦层420R，而暴露出位于第二区30的第一功函数金属层410，并于第一晶体管结构201上保留图案化平坦层422，不过，经过此回蚀制作工艺厚，图案化平坦层422的厚度也会变薄，其厚度d4例如为500埃。

接下来，以图案化平坦层422做为硬掩模层，保护住第一栅极结构202中的第一功函数金属层410，而移除位于第二区30的第一功函数金属层410，并暴露出第二栅极结构302中例如阻障层405，形成如图8所示的结构。

接着，如图13所示，第一实施例与第二实施例都可于基板10上全面形成第二功函数金属层440，第二功函数金属层440沿着第一区20的第一功函数金属层410、第二区30的内层介电层120以及第二栅极沟槽的阻障层405的表面形成，但并不完全填满第一栅极沟槽202及第二栅极沟槽302。第二功函数金属层440为满足第二晶体管结构301，如N型晶体管，所需功函数要求的金属，例如是铝化钛(titanium aluminides,TiAl)、铝化锆(aluminum zirconium,ZrAl)、铝化钨(aluminum tungsten,WAl)、铝化钽(aluminum tantalum,TaAl)或铝化铪(aluminum hafnium,HfAl)，但不以上述为限。

接着，可进行后续的制作工艺，例如，在基底10上全面形成低电阻的金属层，并填满第一栅极沟槽以及第二栅极沟槽(图未示)。在本发明优选实施例中，金属层可包含铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)或钛与氮化钛(Ti/TiN)等复合金属层料，但不以此为限。后续还可进行接触插拴(contact plug)的制作及其他需要的制作工艺。

值得注意的是，在本发明的第二实施例中，在涂布光致抗蚀剂层于平坦层420之前，省略了平坦层的回蚀制作工艺与清洗步骤，因此，可避免损害到第一晶体管结构201中的第一功函数金属层410，也不会产生残留物滞留在平坦层420表面，因此可避免光致抗蚀剂层涂布品质不佳。此外，如图10至图12，在打开第二栅极沟槽302之前，先移除图案化光致抗蚀剂层430，且后续几道制作工艺又可将光致抗蚀剂材料清除干净，因此，可避免将光致抗蚀剂材料残留在第二栅极沟槽302中，影响金属栅极的电性。

前述实施例是以平面晶体管(planar transistor)的制作方法为例，但本发明也可应用于其他非平面晶体管(non-planar transistor)，例如鳍状场效晶体管 (Fin FET)等，这些实施例均应属本发明所涵盖的范围。

虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。