一种半导体器件及其制造方法、电子装置与流程

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术：

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅极工艺。对于具有较小数值工艺节点的CMOS而言，所述高k-金属栅极工艺通常为后栅极工艺，其实施过程为先高k介电层后金属栅极和后高k介电层后金属栅极两种。前者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的界面层、高k介电层、覆盖层(capping layer)和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积阻挡层(barrier layer)、功函数金属层(workfunction metal layer)和浸润层(wetting layer)；进行金属栅极材料(通常为铝)的填充。后者的实施过程包括：在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上层叠的牺牲介电层和牺牲栅极材料层构成；在伪栅极结构的两侧形成侧壁结构，之后去除伪栅极结构中的牺牲介电层和牺牲栅极材料层，在侧壁结构之间留下的沟槽内依次沉积界面层、高k介电层、覆盖层、阻挡层、功函数金属层和浸润层；进行金属栅极材料(通常为铝)的填充。

现有工艺通常采用原子层沉积工艺形成TiAl层作为NMOS的功函数金属层，所述沉积使用一种Ti前体和两种Al前体，两种Al前体均属于大分子物质，随着半导体器件特征尺寸的不断缩减，Al前体很难均一的填充于所述沟槽内，进而影响形成的TiAl层的TiAl比例负荷效应，将会引发NMOS功函数的上翘(roll-up)现象，即NMOS的阈值电压Vt随沟道宽度的减小而快速升高。

因此，需要提出一种方法，以解决上述问题。

技术实现要素：

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；在所述半导体衬底上形成层间介电层，以填充所述伪栅极结构之间的间隙；去除所述伪栅极结构，形成沟槽；在所述沟槽中通过原子层沉积形成钛铝合金层作为功函数设定金属层，其中，实施所述原子层沉积前，对所述半导体衬底执行两次依次进行的铝前体浸入和铝前体终止的操作，实施所述原子层沉积时，在实施所述铝前体注入之前均执行与注入的所述铝前体为同一前体的铝前体浸入操作。

在一个示例中，实施所述原子层沉积前，执行的所述两次依次进行的铝前体浸入和铝前体终止的操作的顺序为：将所述半导体衬底浸入第一铝前体→浸入终止→将所述半导体衬底浸入第二铝前体→浸入终止。

在一个示例中，实施所述原子层沉积的步骤为：钛前体注入→钛前体注入终止的同时将所述半导体衬底浸入第一铝前体→第一铝前体注入→第一铝前体注入终止的同时将所述半导体衬底浸入第二铝前体→第二铝前体注入→第二铝前体注入终止，重复从所述钛前体注入到所述第二铝前体注入终止的过程直至形成所述钛铝合金层。

在一个示例中，每次实施所述铝前体浸入操作的持续时间为15s-30s。

在一个示例中，形成所述钛铝合金层之前，还包括在所述沟槽底部形成界面层以及在所述沟槽的侧壁和界面层的顶部依次形成高k介电层、覆盖层和阻挡层的步骤。

在一个示例中，形成所述钛铝合金层之后，还包括在所述沟槽中形成金属栅极材料层的步骤。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包 括所述半导体器件。

根据本发明，可以避免产生NMOS功函数的上翘现象。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1E，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的 构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为不同的晶体管区，作为示例，在本实施例中，隔离结构101将半导体衬底100分为PMOS区和NMOS区。在半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。

在半导体衬底100上形成有伪栅极结构102，作为一个示例，伪栅极结构102可包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b。牺牲栅介电层102a的材料优选氧化物，例如二氧化硅。牺牲栅电极层102b的材料包括多晶硅或无定形碳，特别优选的是多晶硅。牺牲栅介电层102a和牺牲栅电极层102b的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

此外，作为示例，在伪栅极结构102的两侧形成有侧壁结构103，其中，侧壁结构103至少包括氧化物层和/或氮化物层。形成侧壁结构103的方法为本领域技术人员所公知，在此不再加以赘述。

接下来，在侧壁结构103两侧的半导体衬底100中依次形成LDD注入区和源/漏区，在位于NMOS区和PMOS区的源/漏区中分别形成嵌入式碳硅层和嵌入式锗硅层。通常来说，嵌入式碳硅层的横截面呈U形，嵌入式锗硅层的横截面呈∑形，以进一步增强NMOS区和PMOS区的沟道区的载流子迁移率。形成嵌入式碳硅层和嵌入式锗硅层的工艺过程为本领域技术人员所熟习，在此不再加以赘述。然后在嵌入式碳硅层和嵌入式锗硅层的顶部形成自对准硅化物，为了简化，图示中均予以省略。需要说明的是，也可以选择在PMOS区和NMOS区分别形成第一金属栅极结构和第二金属栅极结构之后，再在形成于半导体衬底100上的层间介电层中形成接触孔之后于接触孔的底部形成自对准硅化物。

接着，如图1B所示，在半导体衬底100上形成层间介电层105， 覆盖伪栅极结构102和侧壁结构103。然后，执行化学机械研磨，直至露出伪栅极结构102的顶部。在形成层间介电层105之前，还可以在半导体衬底100上形成接触孔蚀刻停止层104，覆盖伪栅极结构102和侧壁结构103。采用本领域技术人员所熟习的各种适宜的工艺分别形成接触孔蚀刻停止层104和层间介电层105，例如，采用共形沉积工艺形成接触孔蚀刻停止层104，采用化学气相沉积工艺形成层间介电层105，其中，接触孔蚀刻停止层104的材料可选择氮化硅(SiN)，层间介电层105的材料可选择氧化物。

接着，如图1C所示，去除伪栅极结构102，形成沟槽。作为示例，在本实施例中，通过实施干法蚀刻，依次去除牺牲栅电极层102b和牺牲栅介电层102a。所述干法蚀刻的工艺参数包括：蚀刻气体HBr的流量为20-500sccm，压力为2-40mTorr，功率为100-2000W，其中mTorr代表毫毫米汞柱，sccm代表立方厘米/分钟。在实施所述干法蚀刻之后，采用湿法蚀刻工艺去除所述干法蚀刻产生的蚀刻残留物和杂质。

接着，如图1D所示，在沟槽中依次形成界面层106、高k介电层107、覆盖层108、阻挡层109和第一功函数设定金属层111。界面层106的构成材料包括热氧化物、氮氧化物、化学氧化物等可以通过化学气相沉积、原子层沉积或者炉内处理工艺形成的适宜的物质，厚度为5埃-10埃。形成界面层106的作用是改善后续形成的高k介电层与半导体衬底100之间的界面特性。高k介电层107的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪锆、氮氧化铪锆、氧化铪镧、氧化镧、氧化镧硅、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝、氧化铝硅，氮化硅、氧氮化物等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为10埃-30埃。覆盖层108的构成材料包括氧化镧、氧化铝、氧化镓、氧化铟、氧化钼碳化钽、氧氮碳化钽、氮化钽、氮化钛、氮化钼、氮化钨、铂、钌、铱等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质，厚度为5埃-20埃。阻挡层109的材料包括氮化钽，形成阻挡层109的作用是防止后续形成的金属栅 极结构中的金属材料向高k介电层107的扩散。第一功函数设定金属层111包括一层或多层金属或金属化合物，其构成材料为适用于PMOS的金属材料，包括钛、钌、钯、铂、钨及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-580埃。

接着，如图1E所示，去除位于NMOS区的第一功函数设定金属层111，在沟槽中依次形成第二功函数设定金属层112和金属栅极材料层113。作为示例，去除位于NMOS区的第一功函数设定金属层111的步骤包括：在层间介电层105上依次形成牺牲层和图案化的光刻胶层，牺牲层的材料包括无定形硅、无定形碳、深紫外光吸收氧化物(DUO)等具有良好间隙填充能力且易于通过剥离工艺去除的物质；以图案化的光刻胶层为掩膜，蚀刻牺牲层以露出NMOS区；通过干法蚀刻、湿法蚀刻或者二者的结合去除位于NMOS区的第一功函数设定金属层111；通过剥离工艺去除图案化的光刻胶层和牺牲层，所述剥离工艺可以是干法蚀刻或者湿法蚀刻。第二功函数设定金属层112包括一层或多层金属或金属化合物，其构成材料为适用于NMOS的金属材料，包括钛、钽、铝、锆、铪及其合金，还包括上述金属元素的碳化物、氮化物等，厚度为10埃-80埃。金属栅极材料层113的材料包括钨、铝等可以通过化学气相沉积、原子层沉积或者物理气相沉积工艺形成的适宜的物质。

当第二功函数设定金属层112的构成材料为钛铝合金(TiAl)时，采用现有的原子层沉积工艺的实施过程如下：钛前体注入→钛前体注入终止→第一铝前体注入→第一铝前体注入终止→第二铝前体注入→第二铝前体注入终止，重复上述过程直至形成TiAl层。随着半导体器件特征尺寸的不断缩减，第一铝前体和第二铝前体很难均一的填充于所述沟槽内，进而之间影响形成的TiAl层的TiAl比例负荷效应，将会引发NMOS功函数的上翘现象，即NMOS的阈值电压Vt随沟道宽度的减小而快速升高。

为了解决这一问题，当第二功函数设定金属层112的构成材料为钛铝合金(TiAl)时，本发明提出的工艺的实施过程如下：将半导体衬底100浸入第一铝前体→浸入终止→将半导体衬底100浸入第二铝前体→浸入终止→钛前体注入→钛前体注入终止的同时将半导体衬 底100浸入第一铝前体→第一铝前体注入→第一铝前体注入终止的同时将半导体衬底100浸入第二铝前体→第二铝前体注入→第二铝前体注入终止，重复从钛前体注入到第二铝前体注入终止的过程直至形成TiAl层。作为示例，每次实施所述铝前体浸入操作的持续时间为15s-30s。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以避免产生NMOS功函数的上翘现象。

参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供具有NMOS区和PMOS区的半导体衬底，在半导体衬底上形成有包括自下而上层叠的牺牲栅介电层和牺牲栅电极层的伪栅极结构；

在步骤202中，在半导体衬底上形成层间介电层，以填充伪栅极结构之间的间隙；

在步骤203中，去除伪栅极结构，形成沟槽；

在步骤204中，在沟槽中通过原子层沉积形成钛铝合金层作为功函数设定金属层，其中，实施原子层沉积前，对半导体衬底执行两次依次进行的铝前体浸入和铝前体终止的操作，实施原子层沉积时，在实施铝前体注入之前均执行与注入的铝前体为同一前体的铝前体浸入操作。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在层间介电层105上形成另一层间介电层，覆盖金属栅极材料层113的顶部；在所述层间介电层中形成接触孔，露出金属栅极材料层113的顶部以及形成于半导体衬底中的源/漏区的顶部；填充金属(通常为钨)于接触孔中形成连接后续形成的互连金属层与所述自对准硅化物的接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。