环栅场效应管的形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种环栅场效应管的形成方法。

背景技术：

随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，通常采用的措施为不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

为了不断提高电流的驱动能力且抑制短沟道效应，传统鳍式场效应管已经难以满足工艺节点不断减小的需求，因此环栅(GWR，Gate-Wrape-Around)场效应管的概念被提出，环栅场效应管的应用，能够获得更大的集成度，且有效的改善短沟道效应问题。

然而，现有技术形成的环栅场效应管的电学性能有待提高。

技术实现要素：

本发明解决的问题是提供一种环栅场效应管的形成方法，改善环栅场效 应管的电学性能。

为解决上述问题，本发明提供一种环栅场效应管的形成方法，包括：提供衬底，所述衬底包括沿第一方向依次排列的第一区域、第二区域和第三区域，所述第二区域包括中间区和位于中间区两侧的外围区，其中，所述中间区和外围区的排列方向与所述第一方向平行；依次形成位于所述衬底表面的缓冲层、以及位于第二区域缓冲层表面的若干平行排列的牺牲层，且所述牺牲层的排列方向与所述第一方向相互垂直；依次形成位于所述缓冲层表面的沟道层、以及位于所述沟道层表面的半导体掺杂层，所述沟道层覆盖所述牺牲层的部分侧壁表面，所述半导体掺杂层覆盖所述牺牲层的部分侧壁表面；去除所述中间区的半导体掺杂层，保留所述外围区、第一区域和第三区域的半导体掺杂层；去除所述牺牲层，暴露出所述缓冲层顶部表面；刻蚀去除所述第二区域的缓冲层，直至暴露出衬底表面；在所述暴露出的衬底表面形成覆盖剩余缓冲层侧壁表面的栅极结构，所述栅极结构环绕所述第二区域的沟道层，所述栅极结构还覆盖外围区的半导体掺杂层表面。

可选的，在刻蚀去除所述第二区域的缓冲层的同时，还刻蚀去除第一区域部分宽度的缓冲层以及第三区域部分宽度的缓冲层。

可选的，所述栅极结构还覆盖第一区域部分半导体掺杂层表面以及第三区域部分半导体掺杂层表面。

可选的，位于所述衬底表面的栅极结构侧壁与位于所述半导体掺杂层顶部表面的栅极结构侧壁齐平。

可选的，所述衬底为InP衬底；所述缓冲层的材料为InP。

可选的，所述沟道层的材料为III-V族元素化合物材料。

可选的，所述III-V族元素化合物材料为InGaAs、GaAs、InAs或InSb。

可选的，采用金属有机气相外延工艺形成所述沟道层；采用金属有机气相外延工艺形成所述半导体掺杂层。

可选的，所述半导体掺杂层的材料为N型掺杂的InGaAs；或者，所述半导体掺杂层的材料为P型掺杂的InGaAs。

可选的，所述缓冲层的厚度为10埃至50埃，所述沟道层的厚度为10埃至300埃，所述半导体掺杂层的厚度为10埃至100埃。

可选的，在所述沟道层与所述半导体掺杂层之间还形成有刻蚀阻挡层。

可选的，所述刻蚀阻挡层的材料为InP。

可选的，所述牺牲层的材料为金属有机材料。

可选的，所述牺牲层的材料为环烷酸锆、环烷酸镍、环烷酸钨或环烷酸钛。

可选的，在形成所述沟道层之前，还包括步骤：对所述牺牲层进行氢化处理，减小牺牲层的线边缘粗糙度。

可选的，所述氢化处理的工艺参数包括：H₂流量为100sccm至1000sccm，腔室压强为0.1atm至2atm，腔室温度为100摄氏度至1000摄氏度，处理时长为10分钟至5小时。

可选的，去除所述中间区的半导体掺杂层的工艺步骤包括：在所述第一区域和第三区域的半导体掺杂层顶部表面形成图形层，且所述图形层还位于外围区的半导体掺杂层顶部表面；以所述图形层为掩膜，刻蚀去除所述中间区的半导体掺杂层；去除所述图形层。

可选的，所述栅极结构包括：栅介质层以及位于栅介质层表面的栅电极层。

可选的，所述栅介质层的材料为氧化硅、氮化硅或高k栅介质材料。

可选的，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的环栅场效应管的形成方法的技术方案中，在第二区域缓冲层表面形成若干平行排列的牺牲层，且所述牺牲层的排列方向与第一区域、第二区域和第三区域的排列方向相互垂直；接着，依次形成位于缓冲层表面的沟道层、以及位于沟道层表面的半导体掺杂层，所述沟道层覆盖牺牲层的部分侧壁表面，半导体掺杂层覆盖牺牲层的部分侧壁表面；去除中间区的半 导体掺杂层，保留外围区、第一区域和第三区域的半导体掺杂层，以形成环栅场效应管的源区和漏区；去除牺牲层，暴露出缓冲层顶部表面；刻蚀去除所述第二区域的缓冲层，直至暴露出衬底表面；在所述暴露出的衬底表面形成覆盖剩余缓冲层侧壁表面的栅极结构，所述栅极结构环绕所述第二区域的沟道层，所述栅极结构还覆盖第二区域的半导体掺杂层表面。本发明中，在相邻牺牲层之间形成沟道层之后去除牺牲层，第二区域的沟道层(即沟道区)由相邻牺牲层确定，因此，本发明中沟道区未经历刻蚀工艺，避免了刻蚀工艺引入的图形传递偏差的问题，使得本发明中沟道区的位置精确度和形貌精确度较高，还避免了刻蚀工艺对沟道区造成的刻蚀损伤问题，从而提高环栅场效应管的电学性能。

进一步，在刻蚀去除第二区域的缓冲层的同时，还刻蚀去除第一区域部分宽度的缓冲层以及第三区域部分宽度的缓冲层，因此第一区域部分宽度的沟道层底部表面以及第三区域部分宽度的沟道层底部表面被暴露出来，使得栅极结构与沟道层的接触面积增加，即，增加了沟道区与栅极结构的接触面积，从而提高栅极结构对沟道区的控制能力，进一步改善环栅场效应管的电学性能。

进一步，本发明中，沟道层的材料为InGaAs，使得环栅场效应管的沟道区的材料为III-V族材料，因此沟道区内载流子迁移率高，从而进一步提高环栅场效应管的电学性能。

更进一步，本发明中，牺牲层的材料为金属有机材料，使得牺牲层能够通过曝光工艺以及显影工艺直接形成，避免了刻蚀工艺引入的图形传递偏差的问题，使得形成的牺牲层的位置精确度和形貌精确度较高，进而使得沟道区具有较高的位置精确度和形貌精确度。并且，在对牺牲层进行氢化处理之后，能够减小牺牲层的线边缘粗糙度，相应使得本发明中形成的沟道区也具有较小的线边缘粗糙度，进一步提高沟道区的形貌精确度，从而进一步改善环栅场效应管的电学性能。

附图说明

图1至图19为本发明一实施例提供的环栅场效应管形成过程的结构示意 图。

具体实施方式

由背景技术可知，亟需提供一种新的环栅场效应管的形成方法，解决现有技术中环栅场效应管的电学性能差的问题。

经研究发现，环栅场效应管中沟道区的形成通常经历了刻蚀工艺，将掩膜层内的图形传递至沟道区，在所述图形传递过程中，受到刻蚀工艺的限制所述图形传递容易出现偏差，导致形成的沟道区形貌差，进而造成环栅场效应管的电学性能差。且由于沟道区的形成经历了刻蚀工艺，所述刻蚀工艺易造成沟道区的性能变差，从而进一步造成环栅场效应管的电学性能变差。

为解决上述问题，本发明提供一种环栅场效应管的形成方法，提供衬底，所述衬底包括沿第一方向依次排列的第一区域、第二区域和第三区域，所述第二区域包括中间区和位于中间区两侧的外围区，其中，所述中间区和外围区的排列方向与所述第一方向平行；依次形成位于所述衬底表面的缓冲层、以及位于第二区域缓冲层表面的若干平行排列的牺牲层，且所述牺牲层的排列方向与所述第一方向相互垂直；依次形成位于所述缓冲层表面的沟道层、以及位于所述沟道层表面的半导体掺杂层，所述沟道层覆盖所述牺牲层的部分侧壁表面，所述半导体掺杂层覆盖所述牺牲层的部分侧壁表面；去除所述中间区的半导体掺杂层，保留所述外围区的半导体掺杂层；去除所述牺牲层，暴露出所述缓冲层顶部表面；刻蚀去除所述第二区域的缓冲层，直至暴露出衬底表面；在所述暴露出的衬底表面形成覆盖剩余缓冲层侧壁表面的栅极结构，所述栅极结构环绕所述第二区域的沟道层，所述栅极结构还覆盖第二区域的半导体掺杂层表面。

本发明中，相邻牺牲层定义出环栅场效应管的沟道区，首先形成若干平行排列的牺牲层，然后在缓冲层表面、以及牺牲层之间形成沟道层，然后去除牺牲层，相邻牺牲层之间的沟道层即为环栅场效应管的沟道区。因此，本发明中的沟道区未经历刻蚀工艺，避免了刻蚀工艺造成的图形传递偏差的问题，使得本发明中的沟道区具有良好的形貌；同时，由于本发明中的沟道区未经历刻蚀工艺，避免了刻蚀工艺对沟道区造成的刻蚀损伤，使得沟道区保 持良好的性能，从而提高形成的环栅场效应管的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图19为本发明一实施例提供的环栅场效应管形成过程的结构示意图。

参考图1，图1为立体结构示意图，提供衬底100，所述衬底100包括沿第一方向依次排列的第一区域I、第二区域II和第三区域III，所述第二区域II包括中间区110和位于中间区110两侧的外围区120，其中，所述中间区110和外围区120的排列方向与第一方向平行。

本实施例中，所述衬底100为InP衬底。后续在所述衬底100上形成沟道层，所述沟道层的材料为III-V族元素化合物材料，三五族元素化合物材料与InP晶格匹配，使得沟道层的载流子浓度和电子迁移率非常高，有利于提高环栅场效应管的电学性能。

本实施例中，所述第二区域II为待形成环栅场效应管的沟道区的区域，所述第一区域I和第三区域III为待形成环栅场效应管的源漏区的区域，且后续形成的栅极结构还位于部分第一区域I和部分第二区域II。

所述中间区110为后续形成的沟道区顶部表面暴露出来的区域，所述外围区120为沟道区顶部表面被后续形成的半导体掺杂层覆盖的区域。

继续参考图1，形成位于所述衬底100表面的缓冲层(buffer layer)101。

本实施例中，所述缓冲层101的材料为InP，采用金属有机化合物气相沉积工艺形成所述缓冲层101。

为了改善环栅场效应管的电学性能，所述衬底100的材料一般为掺杂的InP，而所述缓冲层101的材料为未掺杂的InP。所述缓冲层101的作用在于：减小衬底100与后续形成的沟道层之间的晶格失配度，避免衬底100和沟道层之间的应力作用过大，从而防止衬底100和沟道层发生变形。同时，所述缓冲层101还为后续形成沟道层提供良好的界面基础，能够减少衬底100中的缺陷对沟道层的不良影响，使得形成的沟道层质量优良。

若后续直接在衬底100表面形成沟道层，那么，由于衬底100与沟道层之间的晶格常数相差较大，则衬底100与沟道层之间的晶格失配度较大，容易导致衬底100和沟道层发生变形，且位于衬底100表面的沟道层内的晶格缺陷增加，影响沟道层的质量。并且，衬底100内的缺陷还会使得后续形成的沟道层的质量较差。

并且，后续在去除第二区域II的缓冲层101之后，能够将后续形成的第二区域II的沟道层底部表面暴露出来，进而使得后续形成的栅极结构与第二区域II的沟道层底部表面相接触，形成环绕沟道区的栅极结构。

本实施例中，所述缓冲层101的厚度为10埃至50埃。

参考图2及图3，其中，图2为立体结构示意图，图3为图2的俯视图，在所述第二区域II缓冲层101表面形成若干平行排列的牺牲层102，且所述牺牲层102的排列方向与所述第一方向相互垂直。

本实施例中，切割线AA1、切割线BB1与第一方向相互平行，且沿切割线AA1切割会切割到牺牲层102，沿切割线BB1切割会切割到相邻牺牲层102之间的缓冲层101。

所述相邻牺牲层102定义出环栅场效应管沟道区的位置，后续在相邻牺牲层102之间的缓冲层101表面形成的沟道层作为环栅场效应管的沟道区。

所述牺牲层102的材料与所述缓冲层101的材料不同，且所述牺牲层102的材料与后续形成的沟道层的材料以及半导体掺杂层的材料均不同，从而使得后续能够将牺牲层102刻蚀去除。

并且，所述牺牲层102的材料还应该是易被去除的材料，且去除所述牺牲层102的工艺不会对后续形成的沟道层以及半导体掺杂层造成损伤。

在一个实施例中，所述牺牲层102的材料能够为非晶硅、非晶碳或氮化硅。形成所述牺牲层102的工艺步骤包括：在所述缓冲层101表面形成牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述牺牲膜形成位于第二区域II缓冲层101表面的牺牲层102。

本实施例中，所述牺牲层102的材料为金属有机(metallic organic)材料。 形成所述牺牲层102的工艺步骤包括：采用旋转涂覆工艺在所述缓冲层101表面形成牺牲膜；对所述牺牲膜进行曝光处理以及显影处理，去除第一区域I、第三区域III、以及部分第二区域II的牺牲膜，形成位于所述第二区域II的若干平行排列的牺牲层102。

采用金属有机材料作为牺牲层102的材料，其好处在于：一方面，采用金属有机材料作为牺牲层102的材料，能够直接通过曝光显影处理形成所述牺牲层102，减少了刻蚀传递图形过程中出现的图形偏差；另一方面，后续去除牺牲层102的工艺对金属有机材料与沟道层材料之间具有较高的刻蚀选择比，避免去除牺牲层102的工艺引入不必要的损伤。同时，后续还对牺牲层102进行氢化处理，能够减小牺牲层102的侧壁线边缘粗糙度(LER，Line Edge Roughness)，改善牺牲层102的侧壁形貌，相应的改善后续形成的沟道层以及半导体掺杂层的侧壁形貌，继而改善环栅场效应管沟道区的形貌。

所述牺牲层102的材料为环烷酸锆(Zirconium naphthenate)、环烷酸镍(Nickel naphthenate)、环烷酸钨(Tungsten naphthenate)或环烷酸钛(Titanium naphthenate)。本实施例中，所述牺牲层102的材料为环烷酸镍。

所述牺牲层102的厚度大于等于后续形成的沟道层和半导体掺杂层的厚度之和，保证后续形成半导体掺杂层之后牺牲层102的顶部表面被暴露出来，因此所述牺牲层102的厚度根据后续形成的沟道层和半导体掺杂层的厚度之和确定。

在形成所述牺牲层102之后，还包括步骤：对所述牺牲层102进行氢化处理，减小牺牲层102的线边缘粗糙度。

本实施例中，所述氢化处理的工艺参数包括：H₂流量为100sccm至1000sccm，腔室压强为0.1atm至2atm，腔室温度为100摄氏度至1000摄氏度，处理时长为10分钟至5小时。

参考图4至图6，图4为俯视图，图5为图4沿切割线AA1切割的剖面结构示意图，图6为图4沿切割线BB1切割的剖面结构示意图，依次形成位于所述缓冲层101表面的沟道层103、以及位于所述沟道层103顶部表面的半导体掺杂层104。

本实施例中，所述沟道层103覆盖所述牺牲层102的部分侧壁表面，所述半导体掺杂层104也覆盖所述牺牲层102的部分侧壁表面，且所述半导体掺杂层104顶部与牺牲层102顶部齐平。在其他实施例中，所述半导体掺杂层顶部还能够低于所述牺牲层顶部。

所述沟道层103为后续形成环栅场效应管的沟道区提供工艺基础。所述沟道层103的材料为III-V族元素化合物材料，使得沟道区内具有较高的载流子迁移率，其中，所述III-V族元素化合物材料为InGaAs、GaAs、InAs或InSb。

本实施例中，所述沟道层103的材料为InGaAs，所述沟道层103的厚度为10埃至300埃。

采用金属有机气相外延工艺(MOPVE，Metal-organic vapor phase epitaxy)形成所述沟道层103。在形成所述沟道层103的过程中，晶粒沿着缓冲层101表面自下而上的生长形成所述沟道层103，且所述沟道层103紧挨牺牲层102的部分侧壁表面，而牺牲层102顶部表面则不会进行晶粒的生长。

所述沟道层103位于缓冲层101表面，所述缓冲层101材料晶格常数位于沟道层103材料晶格常数和衬底100材料晶格常数之间，因此所述缓冲层101能够起到晶格常数缓冲过渡的作用，避免沟道层103内由于晶格常数突变而产生晶格缺陷，使得形成的沟道层103质量优良。并且，所述沟道层103位于牺牲层102部分侧壁表面，由于牺牲层102侧壁线边缘粗糙度小，使得第二区域II的沟道层103侧壁也具有较小的线边缘粗糙度。

所述半导体掺杂层104为形成环栅场效应管的源区和漏区提供工艺基础。

所述半导体掺杂层104的材料为掺杂的InGaAs，所述半导体掺杂层104的厚度为10埃至100埃。在一个实施例中，形成的环栅场效应管为NMOS器件时，所述半导体掺杂层104的材料为N型掺杂的InGaAs，N型掺杂的掺杂离子为P或Sb。在另一实施例中，形成的环栅场效应管为PMOS器件时，所述半导体掺杂层104的材料为P型掺杂的InGaAs，P型掺杂的掺杂离子为B或In。

在其他实施例中，所述半导体掺杂层的材料还能够为掺杂的GaAs、InAs或InSb。

采用金属有机气相外延工艺形成所述半导体掺杂层104，晶粒沿着沟道层103顶部表面自下而上的生长，形成所述半导体掺杂层104，且所述半导体掺杂层104紧挨牺牲层102侧壁表面。由于本实施例中牺牲层102的线边缘粗糙度小，因此第二区域II的半导体掺杂层104侧壁线边缘粗糙度也较小。

由于后续会刻蚀去除第二区域II部分半导体掺杂层104，且所述半导体掺杂层104与沟道层103的材料类型接近，刻蚀工艺对半导体掺杂层104和沟道层103的刻蚀选择性较差。为了避免刻蚀工艺对第二区域II的沟道层103造成刻蚀损伤，本实施例中，在所述沟道层103与半导体掺杂层104之间还形成刻蚀阻挡层105。在后续刻蚀去除第二区域II部分半导体掺杂层104的过程中，所述刻蚀阻挡层105起到刻蚀停止作用，避免沟道层103受到刻蚀损伤。

所述刻蚀阻挡层105既起到刻蚀停止的作用，也不会对环栅场效应管的电学性能产生不良影响。为此，本实施例中，所述刻蚀阻挡层105的材料为InP，厚度为5埃至20埃，采用金属有机气相外延工艺形成所述刻蚀阻挡层105，且所述刻蚀阻挡层105也紧挨牺牲层102的部分侧壁表面。

参考图7至图9，图7为俯视图，图8为图7沿切割线AA1切割的剖面结构示意图，图9为图7沿切割线BB1切割的剖面结构示意图，在所述第一区域I和第三区域II的半导体掺杂层104顶部表面形成图形层106，且所述图形层106还位于外围区120的半导体掺杂层104顶部表面。

所述图形层106作为后续刻蚀去除中间区110的半导体掺杂层104的掩膜，使得中间区110的沟道层103被暴露出来。

本实施例中，所述图形层106为光刻胶层，形成所述图形层106的工艺步骤包括：在所述半导体掺杂层104顶部表面以及牺牲层102顶部表面形成光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，去除位于中间区110正上方的光刻胶膜，形成所述图形层106。

参考图10至图12，图10为俯视图，图11为图10沿切割线AA1切割的剖面结构示意图，图12为图10沿切割线BB1切割的剖面结构示意图，以所述图形层106(参考图7至图9)为掩膜，刻蚀去除所述中间区110的半导体 掺杂层104，保留所述外围区120的半导体掺杂层104。

本实施例中，采用干法刻蚀工艺刻蚀去除所述中间区110的半导体掺杂层104。

由于半导体掺杂层104与沟道层103之间形成有刻蚀阻挡层105，所述刻蚀阻挡层105起到刻蚀停止作用，避免干法刻蚀工艺对沟道层103造成刻蚀损伤，使得沟道层103始终保持良好的性能。

本实施例中，第一区域I的半导体掺杂层104、以及紧挨第一区域I的外围区120的半导体掺杂层104作为源区(Source Area)，用于形成环栅场效应管的源极；第三区域III的半导体掺杂层104、以及紧挨第三区域III的外围区120的半导体掺杂层104作为漏区(Drain Area)，用于形成环栅场效应管的漏极。在其他实施例中，第一区域的半导体掺杂层、以及紧挨第一区域的外围区的半导体掺杂层作为漏区，用于形成漏极；第三区域的半导体掺杂层、以及紧挨第三区域的外围区的半导体掺杂层作为源区，用于形成源极。

接着，还包括步骤：去除所述图形层106。本实施例中，所述图形层106的材料为光刻胶，采用湿法去胶或灰化工艺去除所述图形层106。

参考图13至图14，图13为俯视图，图14为图13沿切割线AA1切割的剖面结构示意图，去除所述牺牲层102(参考图10至图12)，直至暴露出所述缓冲层101顶部表面。

本实施例中，所述牺牲层102的材料为金属有机材料，采用灰化工艺去除所述牺牲层102。

在一个具体实施例中，所述灰化工艺的工艺参数包括：腔室压强为10毫托至1000毫托，N₂流量为0sccm至500sccm，O₂流量为0sccm至1000sccm，H₂流量为0sccm至200sccm，功率为100瓦至2000瓦。

参考图15至图17，图15为俯视图，图16为图15沿切割线AA1切割的剖面结构示意图，图17为图15沿切割线BB1切割的剖面结构示意图，刻蚀去除所述第二区域II的缓冲层101，直至暴露出衬底100表面。

去除所述第二区域II的缓冲层101，直至暴露出衬底100表面，为后续 形成栅极结构作准备。

所述第二区域II的缓冲层101被刻蚀去除，使得第二区域II的沟道层103底部表面被暴露出来，因此后续形成的栅极结构除与第二区域II的沟道层103顶部表面和侧壁表面接触外，所述栅极结构还会与第二区域II的沟道层103底部表面接触，增加栅极结构与沟道层103的接触面积。

本实施例中，除刻蚀去除第二区域II的缓冲层101之外，还刻蚀去除第一区域I部分宽度的缓冲层101，刻蚀去除第三区域III部分宽度的缓冲层101。其好处在于：进一步增加了沟道层103暴露面积，从而使得沟道层103与后续形成的栅极结构的接触面积变大，即，环栅场效应管的沟道区与栅极结构的接触面积变大，因此栅极结构对沟道区的控制能力得到提高，改善环栅场效应管的电学性能。

采用各向同性刻蚀工艺刻蚀去除所述第二区域II的缓冲层101，还刻蚀去除第一区域I部分宽度的缓冲层101以及第三区域III部分宽度的缓冲层101。

本实施例中，去除前述缓冲层101的工艺步骤包括：首先，采用O₂将待去除的缓冲层101氧化；接着，采用湿法刻蚀工艺将氧化后的缓冲层101刻蚀去除。

在一个具体实施例中，将待去除的缓冲层101氧化的工艺参数包括：O₂流量为50sccm至500sccm，腔室压强为10毫托至1000毫托。湿法刻蚀工艺的工艺参数包括：刻蚀温度为0摄氏度至80摄氏度，刻蚀液体为硫酸溶液，其中硫酸溶液中硫酸和去离子水的体积比为1:1，刻蚀时长为10秒至600秒。

参考图18至图19，图18为在图16基础上的示意图，图19为在图17基础上的示意图，在所述暴露出的衬底100表面形成覆盖剩余缓冲层101侧壁表面的栅极结构，所述栅极结构环绕所述第二区域II的沟道层103，所述栅极结构还覆盖所述外围区120的半导体掺杂层104表面。

本实施例中，位于所述衬底100表面的栅极结构侧壁与位于所述半导体掺杂层104顶部表面的栅极结构侧壁齐平。

由于第一区域I部分宽度的缓冲层101以及第三区域III部分宽度的缓冲 层101被刻蚀去除，而位于衬底100表面的栅极结构覆盖剩余缓冲层101侧壁表面，因此，本实施例中，所述栅极结构还覆盖第一区域I部分半导体掺杂层104表面以及第三区域III部分半导体掺杂层104表面，从而使得位于衬底100表面的栅极结构侧壁与位于半导体掺杂层104顶部表面的栅极结构侧壁齐平。

所述栅极结构包括：栅介质层107以及位于栅介质层107表面的栅电极层109。

所述栅介质层107的材料为氧化硅、氮化硅或高k栅介质材料，所述高k栅介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，例如为LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO₃、Al₂O₃或Si₃N₄。所述栅电极层109的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。

在所述栅介质层107与栅电极层109之间还形成有保护层108，起到保护栅介质层107的作用，例如，所述保护层108能够阻挡栅电极层109中的金属离子扩散至栅介质层107内。所述保护层108的材料为Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TiN。

本实施例中，所述栅介质层107的材料为Al₂O₃，采用原子层沉积工艺形成所述栅介质层107；所述栅电极层109的材料为TaN，所述保护层108的材料为TiN。

形成所述栅极结构的工艺步骤包括：在所述暴露出的衬底100表面形成覆盖剩余缓冲层101侧壁表面的栅介质膜，所述栅介质膜环绕所述第二区域II的沟道层103，且所述栅介质膜还覆盖第一区域I、第二区域II和第三区域III的半导体掺杂层104表面；在所述栅介质膜表面形成保护膜；在所述保护膜表面形成栅电极膜；在所述栅电极膜表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层形成硬掩膜层；接着，以所述硬掩膜层为掩膜，刻蚀所述栅电极膜形成栅电极层109，刻蚀所述保护膜形成保护层108，刻蚀所述栅介质膜 形成栅介质层107。

还包括步骤：在所述栅极结构顶部表面形成栅极接触层；在所述第一区域I的半导体掺杂层104表面形成源漏接触层；在所述第三区域III的半导体掺杂层104表面形成源漏接触层。

本实施例中形成的环栅场效应管为鳍式场效应管，其中，位于第二区域II的沟道层103为鳍式场效应管的鳍部。所述栅极结构环绕所述第二区域II的沟道层103，使得栅极结构与沟道区的接触面积较大，且所述栅极结构还位于第一区域I部分沟道层103底部表面以及第三区域III部分沟道层103底部表面，从而进一步增加了栅极结构与沟道区的接触面积，使得栅极结构对沟道区的控制能力增加，从而提高了形成的环栅场效应管的电学性能。

并且，本实施例中，位于第二区域II的沟道层103的侧壁线边缘粗糙度小，使得环栅场效应管的沟道区具有良好的形貌，从而进一步提高环栅场效应管的电学性能。同时，本实施例中，第二区域II的沟道层103未经历刻蚀工艺，避免了刻蚀工艺引入的图形传递误差的问题，进一步提高沟道区的位置精确度和形貌精确度；且第二区域II的沟道层103未经历刻蚀工艺，避免沟道区受到刻蚀损伤，进而使得形成的环栅场效应管性能优良。

最后，本实施例中，环栅场效应管的沟道区的材料为InGaAs，即沟道区的材料为III-V族化合物材料，所述III-V族化合物材料具有较高的载流子迁移率，使得形成环栅场效应管的性能更优越。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。