半导体器件的制备方法与流程

本发明涉及半导体制造技术领域，特别是涉及一种半导体器件的制备方法。

背景技术：

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。

随着存储单元的小型化和半导体器件的高集成度的需求，静态随机存储器的尺寸越来越小，然而，静态随机存储器中的有源区的关键尺寸、栅极的关键尺寸以及接触孔(contact)的关键尺寸受限于制备工艺的影响，很难进一步的减小。所以，需要去除部分栅极侧壁上的侧墙，并制备一多晶硅层，以用于栅极和栅极之间的连接，或用于栅极和有源区(源极区和漏极区)之间的连接，以减少连接孔的个数，从而减小静态随机存储器的尺寸。

在现有技术中，需要对多晶硅层进行图形化。参考图1，在现有的半导体器件的制备中，衬底100上形成有栅极110，所述栅极110上形成有多晶硅层120。然后在多晶硅层120上形成掩膜层130，掩膜层130中具有开口131，然后以掩膜层130为掩膜对多晶硅层120进行图形化，已将开口131转移到多晶硅层120中。然而，随着静态随机存储器的尺寸的减小，开口131的宽度D需要做到30nm左右，现有的光刻制程已经很难满足开口宽度的需要，使得多晶硅层之间的间隔距离无法控制，造成现有的静态随机存储器中容易出现栅极和多晶硅层之间短路的缺陷。

技术实现要素：

本发明的目的在于，提供一种半导体器件的制备方法，能够有效地减少或 避免静态随机存储器的短路。

为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：

提供一衬底，所述衬底上形成有至少一栅极，所述栅极上形成有栅极掩膜层，所述栅极的侧壁形成有栅极侧墙；

在所述衬底、栅极掩膜层和栅极侧墙上制备一多晶硅层；

在所述多晶硅层上形成一牺牲层，所述牺牲层具有平坦的上表面；

在所述牺牲层上形成掩膜图案，所述掩膜图案中具有掩膜开口；

在所述掩膜图案的侧壁形成掩膜图案侧墙；

去除被所述掩膜开口暴露的所述牺牲层，以在所述牺牲层中形成牺牲层开口；以及

去除被所述牺牲层开口暴露的所述多晶硅层。

进一步的，在所述半导体器件的制备方法中，所述半导体器件的制备方法还包括：

去除所述掩膜图案；

去除掩膜图案侧墙；

去除被所述多晶硅图案暴露的所述栅极掩膜层；

去除所述牺牲层。

进一步的，在所述半导体器件的制备方法中，所述掩膜图案包括第一掩膜图案以及位于所述第一掩膜图案上的第二掩膜图案。

进一步的，在所述半导体器件的制备方法中，所述第一掩膜图案的材料为氮化物，所述第二掩膜图案的材料为氧化物。

进一步的，在所述半导体器件的制备方法中，所述牺牲层的材料和所述第二掩膜图案的材料相同，去除被所述掩膜开口暴露的所述牺牲层的同时，去除所述第二掩膜图案。

进一步的，在所述半导体器件的制备方法中，所述第一掩膜图案、掩膜图案侧墙的材料和所述栅极掩膜层的材料相同，去除被所述牺牲层开口暴露的所述多晶硅层的步骤之后，还包括：

同时去除第一掩膜图案、掩膜图案侧墙以及被所述多晶硅图案暴露的所述栅极掩膜层；

去除所述牺牲层。

进一步的，在所述半导体器件的制备方法中，所述栅极侧墙的材料为氧化物，所述栅极侧墙采用高温化学气相沉积工艺制备。

进一步的，在所述半导体器件的制备方法中，所述牺牲层的材料和所述栅极掩膜层的材料相同，同时去除所述牺牲层和栅极掩膜层。

进一步的，在所述半导体器件的制备方法中，在去除所述牺牲层和栅极掩膜层的步骤之前，去除所述第一掩膜图案以及掩膜图案侧墙。

进一步的，在所述半导体器件的制备方法中，所述牺牲层的材料为氧化物。

进一步的，在所述半导体器件的制备方法中，所述牺牲层采用低温化学气相沉积工艺制备。

进一步的，在所述半导体器件的制备方法中，所述牺牲层的上表面比所述栅极掩膜层上的多晶硅层的上表面高出的厚度为

与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点：

在本发明提供的半导体器件的制备方法中，先在所述多晶硅层上形成一牺牲层，所述牺牲层具有平坦的上表面，所述牺牲层平坦的上表面有利于在所述牺牲层上制备掩膜图案以及掩膜图案侧墙，并提高掩膜图案以及掩膜图案侧墙的工艺精度；然后在所述牺牲层上形成掩膜图案，所述掩膜图案中具有掩膜开口，并在所述掩膜图案的侧壁形成掩膜图案侧墙，所述掩膜图案侧墙可以有效地缩小所述掩膜开口的宽度；之后去除被所述掩膜开口暴露的所述牺牲层，随后去除被所述牺牲层暴露的所述多晶硅层，从而可以有效地控制所述多晶硅层之间的间隔距离，可以有效地避免所述多晶硅层和栅极之间的导电连通，减少或避免静态随机存储器的短路。

附图说明

图1为现有技术中半导体器件在制备过程中的结构示意图；

图2为本发明中半导体器件的制备方法的流程图；

图3-图11为本发明第一实施例的半导体器件在制备过程中的结构示意图；

图12-图18为本发明第二实施例的半导体器件在制备过程中的结构示意图。

具体实施方式

下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种半导体器件的制备方法，如图2所示，包括：

步骤S11：提供一衬底，所述衬底上形成有至少一栅极，所述栅极上形成有栅极掩膜层，所述栅极的侧壁形成有栅极侧墙；

步骤S12：在所述衬底、栅极掩膜层和栅极侧墙上制备一多晶硅层；

步骤S13：在所述多晶硅层上形成一牺牲层，所述牺牲层具有平坦的上表面；

步骤S14：在所述牺牲层上形成掩膜图案，所述掩膜图案中具有掩膜开口；

步骤S15：在所述掩膜图案的侧壁形成掩膜图案侧墙；

步骤S16：去除被所述掩膜开口暴露的所述牺牲层，以在所述牺牲层中形成牺牲层开口；以及

步骤S17：去除被所述牺牲层开口暴露的所述多晶硅层。

经过上述步骤，从而可以有效地控制所述多晶硅层之间的间隔距离，并可以有效地避免所述多晶硅层和栅极之间的导电连通，减少或避免静态随机存储器的短路。

以下列举所述半导体器件的制备方法的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

第一实施例

请参阅图3-图11具体说明本发明的第一实施例，其中，图3-图11为本发明第一实施例的半导体器件在制备过程中的结构示意图。

首先，如图3所示，进行步骤S11，提供一衬底200，所述衬底200上形成有至少一栅极210，所述栅极210上形成有栅极掩膜层214，所述栅极210的侧壁形成有栅极侧墙212。所述衬底200包括阱区201，所述衬底200中还设置有隔离区203，此为本领域的公知常识，在此不作赘述。在图3中示出了三个所述栅极210，在本发明的其它实施例中，所述衬底200上还可以设置2个、4个、5个或更多的所述栅极210。在本实施例中，所述衬底200与栅极210之间还可以设置有栅极氧化层211，所述栅极210与栅极掩膜层214之间还可以设置有附加掩膜层213。在本实施例中，所述栅极掩膜层214的材料为氮化物，所述栅极侧墙212的材料为氧化物，所述栅极侧墙212可以采用高温化学气相沉积工艺制备，以降低所述栅极侧墙212的刻蚀速率。

在步骤S11和步骤S12之间，还可以根据设计(design)，选择性的去除一部分所述栅极侧墙212，在此不做赘述。

然后进行步骤S12，继续参考图3，在所述衬底200、栅极掩膜层214和栅极侧墙212上制备一多晶硅层220，所述多晶硅层220的厚度较佳的为

接着进行步骤S13，如图4所示，在所述多晶硅层220上形成一牺牲层230，所述牺牲层230具有平坦的上表面，所述牺牲层230平坦的上表面有利于在所述牺牲层上制备掩膜图案以及掩膜图案侧墙，并提高掩膜图案以及掩膜图案侧墙的工艺精度。具体的，可以先沉积一层牺牲层230，然后采用化学机械研磨工艺对所述牺牲层230进行平坦化，使得所述牺牲层230形成平坦的上表面。在本实施例中，所述牺牲层230的材料为氧化物，在本发明的其它实施例中，所述牺牲层230的材料还可以为非晶碳、氮化物等材料。较佳的，氧化物的所述牺牲层230采用低温化学气相沉积工艺制备，可以提高所述牺牲层230的刻蚀 速度。较佳的，所述牺牲层230的上表面比所述栅极掩膜层214上的多晶硅层220的上表面高出的厚度H1为例如等等，以保证可以后续开口的形貌。

之后进行步骤S14，在所述牺牲层230上形成掩膜图案，所述掩膜图案中具有掩膜开口。在本实施例中，所述掩膜图案包括第一掩膜图案以及位于所述第一掩膜图案上的第二掩膜图案。所述步骤S14的具体步骤为：如图5所示，在所述牺牲层230上依次形成第一掩膜层241和第二掩膜层242，所述第一掩膜层241和第二掩膜层242均可以采用低压力化学气相沉积法、等离子体增强化学气相沉积法或准常压化学汽相淀积制备；如图6所示，图形化所述第一掩膜层241和第二掩膜层242，以形成第一掩膜图案241’以及位于所述第一掩膜图案241’上的第二掩膜图案242’，所述第一掩膜图案241’和第二掩膜图案242’形成掩膜图案240’，所述掩膜图案240’中具有掩膜开口243，其中，所述掩膜开口243的宽度K1可以大于等于60nm。

在本实施例中，所述第一掩膜图案241’的材料为氮化物，所述第二掩膜图案242’的材料为氧化物，所述第一掩膜图案241’的厚度为所述第二掩膜图案242’的厚度为

随后进行步骤S15，如图7所示，在所述掩膜图案240’的侧壁形成掩膜图案侧墙250，由于所述掩膜图案侧墙250形成于所述掩膜开口243内，使得所述掩膜开口243的有效宽度K2减小。在本实施例中，所述掩膜图案侧墙250的材料与所述第一掩膜图案241’的材料相同。

接着进行步骤S16，如图8所示，去除被所述掩膜开口243暴露的所述牺牲层230，以在所述牺牲层230中形成牺牲层开口231。在本实施例中，由于所述牺牲层230的材料和所述第二掩膜图案242’的材料相同，去除被所述掩膜开口231暴露的所述牺牲层230的同时，去除了所述第二掩膜图案242’。

然后进行步骤S17，如图9所示，去除被所述牺牲层开口231暴露的所述多晶硅层220，从而形成多晶硅图案220’，所述多晶硅图案220’暴露出所述栅极掩膜层214。由于所述掩膜开口243的有效宽度K2小，使得所述牺牲层开口231较小，从而使得所述多晶硅图案220’之间的间距K3较小，并可以有效地保证所述多晶硅图案220’之间的电绝缘，有效地避免所述多晶硅图案220’和栅极210 之间的导电连通。

在本实施例中，所述第一掩膜图案241’、掩膜图案侧墙250的材料和所述栅极掩膜层214的材料相同，在所述步骤S17之后，还包括：

如图10所示，同时去除第一掩膜图案241’、掩膜图案侧墙250以及被所述多晶硅图案暴露的所述栅极掩膜层214；

如图11所示，去除所述牺牲层230，由于所述牺牲层230的刻蚀速率远远大于所述栅极侧墙212的刻蚀速率，所以，所述栅极侧墙212的损失很小。可以采用湿法刻蚀去除所述牺牲层230。

第二实施例

请参阅图12-图18，其中，图12-图18为本发明第二实施例的半导体器件在制备过程中的结构示意图。在图12-图8中，参考标号表示与图3-图11相同的表述与第一实施方式相同的结构。所述第二实施例的半导体器件的制备方法与所述半导体器件的制备方法基本相同，其区别在于：所述牺牲层的材料和所述栅极掩膜层的材料相同，具体的制备步骤如下：

如图12所示，在所述步骤S11中，所述栅极掩膜层314的材料为氧化物，所述栅极侧墙312的材料为氮化物。

然后进行步骤S12，继续参考图12，在所述衬底200、栅极掩膜层214和栅极侧墙212上制备一多晶硅层220。

接着进行步骤S13，如图13所示，在所述多晶硅层220上形成一牺牲层230。

之后进行步骤S14，继续参考图13，在所述牺牲层230上形成掩膜图案240’，所述掩膜图案240’中具有掩膜开口243。所述掩膜图案240’包括第一掩膜图案241’以及位于所述第一掩膜图案241’上的第二掩膜图案242’。所述第一掩膜图案241’的材料为氮化物，所述第二掩膜图案242’的材料为氧化物。

随后进行步骤S15，如图14所示，在所述掩膜图案240’的侧壁形成掩膜图案侧墙250，所述掩膜图案侧墙250的材料与所述第一掩膜图案241’的材料相同。

接着进行步骤S16，如图15所示，去除被所述掩膜开口243暴露的所述牺牲层230，以在所述牺牲层230中形成牺牲层开口231。在本实施例中，由于所述牺牲层230的材料和所述第二掩膜图案242’的材料相同，去除被所述掩膜开口231暴露的所述牺牲层230的同时，去除了所述第二掩膜图案242’。

在本实施例中，如图16所示，在所述步骤S16和步骤S17之间，去除所述第一掩膜图案241’以及掩膜图案侧墙250。

然后进行步骤S17，如图17所示，去除被所述牺牲层开口231暴露的所述多晶硅层220，从而形成多晶硅图案220’，所述多晶硅图案220’暴露出所述栅极掩膜层214。

在本实施例中，由于所述牺牲层230的材料和所述栅极掩膜层314的材料相同，如图18所示，同时去除所述牺牲层230和栅极掩膜层314。

在本实施例中，所述牺牲层230具有平坦的上表面，所述牺牲层230平坦的上表面有利于在所述牺牲层上制备掩膜图案240’以及掩膜图案侧墙250，并提高掩膜图案240’以及掩膜图案侧墙250的工艺精度，并保证可以后续开口的形貌。并且，由于所述掩膜开口243的有效宽度K2小，使得所述牺牲层开口231较小，从而使得所述多晶硅图案220’之间的间距K3较小，并可以有效地保证所述多晶硅图案220’之间的电绝缘，有效地避免所述多晶硅图案220’和栅极210之间的导电连通，亦在本发明的思想范围之内。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。