优先权声明和交叉引用本申请要求2014年12月24日提交的美国临时申请第62/096,745号的权益，其全部内容结合于此作为参考。技术领域本发明的实施例涉及集成电路器件，更具体地，涉及具有栅极堆叠件的半导体器件结构的结构和形成方法。
背景技术：
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代IC都具有比前一代更小和更复杂的电路。在IC演化的过程中，功能密度(即，每芯片面积的互连器件的数量)通常已经增大，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提供生产效率和降低相关成本来提供益处。然而，这些进步也已经增大了处理和制造IC的复杂度。由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
技术实现要素：
本发明的实施例提供了一种半导体器件结构，包括：半导体衬底；栅电极，位于所述半导体衬底上方；源极/漏极结构，邻近所述栅电极；以及间隔件元件，位于所述栅电极的侧壁上方，其中：所述间隔件元件具有上部和下部，所述上部具有第一外表面，所述下部具有第二外表面，所述第一外表面和所述栅电极的侧壁之间的横向距离基本上相同，和所述第二外表面和所述栅电极的侧壁之间的横向距离沿着从所述下部的顶部朝着所述半导体衬底的方向增大。本发明的另一实施例提供了一种半导体器件结构，包括：半导体衬底；栅电极，位于所述半导体衬底上方；源极/漏极结构，邻近所述栅电极；以及间隔件元件，位于所述栅电极的侧壁上方，其中，所述间隔件元件具有突出基脚部件，并且所述突出基脚部件覆盖所述源极/漏极结构的部分。本发明的又一实施例提供了一种形成半导体器件结构的方法，包括：在半导体衬底上方形成栅电极；在所述栅电极的侧壁上方形成间隔件元件，其中，所述间隔件元件具有突出基脚部件；在所述半导体衬底中形成凹槽，其中，所述凹槽在所述间隔件元件下面横向延伸；以及在所述凹槽中形成源极/漏极结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。描述了本发明的一些实施例。图1A至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。可以在图1A至图1I中描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，可以替代或消除描述的一些阶段。在半导体器件结构中可以添加额外的部件。对于不同的实施例，可以替代或消除下面描述的一些部件。如图1所示，提供了半导体衬底100。在一些实施例中，半导体衬底100是诸如半导体晶圆的块状半导体衬底。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的其他元素半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、其他合适的化合物半导体或它们的组合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、其他适用的方法或它们的组合制造SOI衬底。在一些实施例中，在半导体衬底100中形成隔离部件(未示出)以限定和隔离形成在半导体衬底100中的各种器件元件(未示出)。例如，隔离部件包括浅沟槽隔离(STI)部件或半导体的局部氧化(LOCOS)部件。可以在半导体衬底100中形成的各种器件元件的实例包括晶体管、二极管、其他合适的元件或它们的组合。晶体管可以包括金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)。可以实施各种工艺以形成各种器件元件。例如，工艺包括沉积、光刻、蚀刻、注入、退火、平坦化、其他适用的工艺或它们的组合。如图1A所示，根据一些实施例，在半导体衬底100上方形成包括栅极堆叠件108A和108B的多个栅极堆叠件。在一些实施例中，每个栅极堆叠件108A和108B包括栅极介电层102和栅电极104。在一些实施例中，每个栅极堆叠件108A和108B包括硬掩模106。硬掩模106用于辅助栅极堆叠件108A和108B的形成。在一些实施例中，硬掩模106由氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其他合适的材料或它们的组合制成。在一些实施例中，硬掩模106具有多层结构。如图1A所示，在栅极堆叠件之间存在凹槽200。在一些实施例中，凹槽200是沟槽。由于部件尺寸不断减小，每个凹槽200的宽度变得越来越小。在一些实施例中，栅极介电层102由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料、其他合适的介电材料或它们的组合制成。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其他合适的高k材料或它们的组合。在一些实施例中，栅极介电层102是将在随后的工艺中去除的伪栅极介电层。例如，伪栅极介电层是氧化硅层。在一些实施例中，栅电极104包括多晶硅、金属材料、其他合适的导电材料或它们的组合。在一些实施例中，栅电极104是将由诸如金属材料的其他导电材料替换的伪栅电极层。例如，伪栅电极层由多晶硅制成。在一些实施例中，栅极介电层和栅电极层沉积在半导体衬底100上方。在一些实施例中，随后通过使用合适的沉积方法沉积栅极介电材料和栅电极层。合适的沉积方法可以包括化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、其他适用的工艺或它们的组合。然后，在硬掩模106的辅助下，图案化栅极介电材料和栅电极层以形成包括栅极堆叠件108A和108B的栅极堆叠件。在一些实施例中，在栅极介电层和半导体衬底之前形成界面层。然后，如图1A所示，根据一些实施例，在栅极堆叠件108A和108B的侧壁上方形成密封元件110。在一些实施例中，密封元件110与栅电极104的侧壁105直接接触。密封元件110可以在实施随后的工艺操作时用于保护栅电极104免受损坏。密封元件110也可以在随后的离子注入操作期间用作掩模。在一些实施例中，密封元件110由介电材料制成。介电材料可以包括氧化硅、氮氧化硅、氮化硅、其他合适的材料或它们的组合。在一些实施例中，密封材料层沉积在栅极堆叠件108A和108B以及半导体衬底100上方。可以使用CVD工艺、ALD工艺、氧化工艺、旋涂工艺、其他适用的工艺或它们的组合沉积密封材料层。然后，实施诸如干蚀刻工艺的蚀刻工艺以部分地去除密封材料层。如图1A所示，位于栅极堆叠件108A和108B的相对侧壁上的密封材料层的剩余部分形成密封元件110。在一些实施例中，实施一个或多个离子注入操作以在半导体衬底100中的栅极堆叠件108A和108B的相对两侧上形成轻掺杂的源极和漏极(LDS/D)区(未示出)。可以对本发明的实施例作出许多变化和/或更改。在一些实施例中，未形成LDS/D区。在一些实施例中，未形成密封元件110。如图1B所示，根据一些实施例，在密封元件110上方形成间隔件元件112。间隔件元件112可以在随后的工艺操作期间用于保护栅电极104免受损坏。间隔件元件112也可以在随后的离子注入操作期间用作掩模。在一些实施例中，每个间隔件元件112均包括多个子层。这些子层可以由相同的材料制成。可选地，一些子层可以由不同的材料制成。在一些实施例中，间隔件元件112由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、氧化硅、其他合适的材料或它们的组合。在一些实施例中，间隔件材料层沉积在栅极堆叠件108A和108B、密封元件110和半导体衬底100上方。可以使用CVD工艺、ALD工艺、旋涂工艺、其他适用的工艺或它们的组合沉积间隔件材料层。然后，实施诸如干蚀刻工艺的蚀刻工艺以部分地去除间隔件材料层。如图1B所示，位于密封元件110上的间隔件材料层的剩余部分形成间隔件元件112。如图1C所示，根据一些实施例，实施一个或多个离子注入操作113以在半导体衬底100中形成掺杂区114。掺杂区114可以允许随后的凹槽形成工艺更加容易地实施。在一些实施例中，将包括砷(As)和/或其他合适的掺杂剂的掺杂剂注入到半导体衬底100内以形成掺杂区114。在用于形成掺杂区114的注入工艺期间，栅极堆叠件108A和108B与间隔件元件112一起用作注入掩模。可以对本发明的实施例作出许多变化和/或更改。在一些实施例中，未形成掺杂区114。在一些其他实施例中，未形成掺杂区114和间隔件元件112。在一些其他实施例中，未形成掺杂区114，并且形成间隔件元件112。如图1D所示，根据一些实施例，在半导体衬底100、间隔件元件112以及栅极堆叠件108A和108B上方沉积间隔件层116。在一些实施例中，间隔件层116由介电材料制成。介电材料可以包括氮化硅、氮氧化硅、碳化硅、碳氮化硅、氧化硅、其他合适的材料或它们的组合。在一些实施例中，可以使用CVD工艺、ALD工艺、旋涂工艺、其他适用的工艺或它们的组合沉积间隔件层116。如图1D所示，根据一些实施例，在凹槽200的底部上的间隔件层116的部分上方形成保护材料115。保护材料115可以用于控制间隔件层116的随后的图案化工艺。在一些实施例中，保护材料115由含碳层制成。在一些实施例中，保护材料115是先前形成在图1D中示出的结构上方的抗反射涂层的剩余部分。在一些实施例中，在半导体衬底100和栅极堆叠件上方形成抗反射涂层(背侧抗反射涂层，BARC)和图案化的光刻胶层。图案化的光刻胶层具有一个或多个开口，一个或多个开口暴露其中将实施随后的工艺的部分。因此保护了由图案化的光刻胶层覆盖的其他部分。例如，覆盖其中将形成n型掺杂区的部分，并且其中将形成p型掺杂区的部分未被图案化的光刻胶层覆盖。位于光刻胶层下面的抗反射涂层可以用于辅助图案化光刻胶层的光刻工艺。抗反射涂层可以是含碳层，诸如聚合物层或含碳的无机层。在一些实施例中，然后实施蚀刻工艺以去除由图案化的光刻胶层的开口暴露的抗反射涂层的部分。因此，在部分地去除抗反射涂层之后，可以对暴露部分实施随后的工艺。在一些实施例中，蚀刻工艺是包括激发气体混合物以生成用于蚀刻的等离子体的等离子体蚀刻工艺。在一些实施例中，气体混合物包括氧气和溴化氢气体。在一些实施例中，改变溴化氢气体的量，使得减慢抗反射涂层的蚀刻速率。例如，可以增加溴化氢气体的量。结果，如图1D所示，根据一些实施例，在蚀刻工艺之后，位于凹槽200的底部上的抗反射涂层的剩余部分形成保护材料115。然而，应该理解，可以对本发明的实施例作出许多变化和/或更改。保护材料115的形成方法不限于上述方法。在一些其他实施例中，可以使用CVD工艺、旋涂工艺、其他适用的工艺或它们的组合在凹槽200的底部上方直接形成保护材料115。保护材料115不限于含碳材料。在一些其他实施例中，保护材料115由氧化硅、氮氧化硅、碳化硅、碳氮化硅、氮化硅、其他合适的材料或它们的组合制成。然后，如图1E所示，根据一些实施例，实施蚀刻工艺以部分地去除间隔件层116。如图1E所示，位于间隔件元件112上方的间隔件层116的剩余部分形成间隔件元件116’。每个间隔件元件116’包括上部117U和下部117L。在一些实施例中，由于保护材料115，减慢了位于栅极堆叠件之间的凹槽200的底部附近的间隔件层116的部分的蚀刻速率。在凹槽200的底部附近剩下更多的材料，从而使得下部117L具有突出基脚部件202并且宽于上部117U。可以去除保护材料115，同时蚀刻间隔件层116以形成间隔件元件116’。然而，应该理解，可以对本发明的实施例作出许多变化和/或更改。在一些其他实施例中，未形成保护材料115。在一些实施例中，微调蚀刻工艺的条件，从而形成具有诸如图1E中示出的期望轮廓的间隔件元件116’。例如，调节蚀刻剂的组分。如图1E所示，上部117U和下部117L分别具有外表面119a和外表面119b。在一些实施例中，下部117L的外表面119b连接至上部117U的外表面119a。在一些实施例中，上部117U的外表面119a基本上平行于栅电极104的侧壁105。在一些实施例中，上部117U的外表面119a和栅电极104的侧壁105之间的横向距离基本上相同。例如，如图1E所示，横向距离基本上等于距离D1。在一些实施例中，距离D1是间隔件元件116’的上部117U与栅电极104的侧壁105之间的最大横向距离。在一些实施例中，距离D1在从约1nm至约20nm的范围内。在一些其他实施例中，距离D1在从约2nm至约10nm的范围内。在一些实施例中，下部117L的外表面119b是弯曲表面。如图1E所示，在一些实施例中，外表面119b向内弯曲。在一些实施例中，间隔件元件116’的下部117L的外表面119b与栅电极104的侧壁105之间的横向距离沿着从下部117L的顶部朝着半导体衬底100的方向增大。在一些实施例中，下部117L的外表面119b与侧壁105之间的横向距离沿着从下部117L的顶部朝着半导体衬底100的方向逐渐增大。例如，如图1E所示，横向距离从距离D2逐渐增大至距离D3。在一些实施例中，距离D2等于距离D1。在一些实施例中，距离D2是间隔件元件116’的下部117L的顶部与栅电极104的侧壁105之间的横向距离。在一些实施例中，距离D3是间隔件元件116’的下部117L的底部与栅电极104的侧壁105之间的横向距离。在一些实施例中，距离D2在从约1nm至约20nm的范围内。在一些其他实施例中，距离D2在从约2nm至约10nm的范围内。在一些实施例中，距离D3在从约2nm至约30nm的范围内。在一些实施例中，距离D3在从约5nm至约15nm的范围内。在一些实施例中，外表面119b和侧壁105之间的一个横向距离与外表面119a和侧壁105之间的横向距离的比率在从约1.2至约2的范围内。在一些实施例中，距离D3与距离D1的比率在从约1.2至约2的范围内。如图1E所示，在一些实施例中，上部117U的厚度基本上相同。例如，间隔件元件116’的上部117U具有厚度t1。在一些实施例中，间隔件元件116’的的下部117L的厚度不均匀。在一些实施例中，下部117L的厚度沿着从下部117L的顶部朝着半导体衬底100的方向增大。在一些实施例中，下部117L的厚度沿着从下部117L的顶部朝着半导体衬底100的方向逐渐增大。例如，厚度从厚度t2逐渐增大至厚度t3。如图1E所示，根据一些实施例，厚度t3逐渐增大至厚度t4。在一些实施例中，厚度t4比厚度t1大约1nm至约3nm。在一些实施例中，厚度t3基本上等于厚度t2和t4的平均值。在一些实施例中，厚度t3是下部117L的中间部分的厚度。在一些实施例中，下部117L的顶部与栅电极104的高度h一样高，并且高度h是栅电极104的总高度H的一半。在一些其他实施例中，栅电极104的高度h与总高度H的比率(h/H)在从约1/8至约5/8的范围内。如图1E所示，在间隔件元件116’的底部(或突出基脚部件202)与外表面119b之间形成角度θ。在一些实施例中，角度θ在从约1度至约85度的范围内。在一些其他实施例中，角度θ在从约10度至约60度的范围内。如图1E所示，在形成间隔件元件116’之后，现在每个凹槽200具有比顶部宽度W1小的底部宽度W2。由于间隔件元件116’的下部117L的占据，凹槽200的底部宽度W2较小。突出基脚部件202覆盖半导体衬底100的部分。因此，凹槽200的底部宽度W2较小。由于突出基脚部件202，可以良好地控制随后的凹槽形成工艺。同时，由于间隔件元件116’的上部117U不占据凹槽200的太多空间，所以凹槽200的顶部宽度W1保持较大。因此，仍可以顺利地实施随后的介电材料填充工艺。如图1F所示，根据一些实施例，去除半导体衬底100的部分以形成凹槽118。在一些实施例中，实施一个或多个蚀刻工艺以形成凹槽118。间隔件元件116’在凹槽118的形成期间可以用作蚀刻掩模。在一些实施例中，掺杂区114中的掺杂剂可以与蚀刻工艺中的蚀刻剂反应。因此可以控制凹槽118的轮廓。如图1F所示，每个凹槽118横向延伸在间隔件元件116’下面。位于栅电极104下面以及凹槽118的边缘之间的区域形成具有沟道长度L的沟道区。由于间隔件元件116’的下部117L(或突出基脚部件202)的占据，凹槽200的底部宽度缩小。因此，由于一些蚀刻剂受到突出基脚部件202的阻挡，限制了凹槽118的横向延伸程度。结果，沟道区可以具有足够的沟道长度L，这大大地改进了器件性能。在一些其他情况下，其中，间隔件元件不具有突出基脚部件，沟道区可以相应地具有较短的长度。性能可能不与根据本发明的一些实施例的器件结构的性能一样好。如图1G所示，根据一些实施例，在凹槽118中和半导体衬底100上方形成源极/漏极结构120。如图1G所示，在一些实施例中，间隔件元件116’的突出基脚部件202覆盖源极/漏极结构120的部分。在一些实施例中，源极/漏极结构120的顶部与半导体衬底100的顶部基本上共面。然而，本发明的实施例不限于此。在一些其他实施例中，源极/漏极结构120是升高的源极/漏极结构并且从半导体衬底100的顶部突出。在一些实施例中，图1G中示出的半导体衬底100是鳍结构。在这些情况下，源极/漏极结构120用作FinFET晶体管的源极/漏极区。在一些实施例中，使用选择性外延生长(SEG)工艺、CVD工艺(例如，汽相外延(VPE)工艺、低压化学汽相沉积(LPCVD)工艺和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、其他适用的工艺或它们的组合形成源极/漏极结构120。在一些实施例中，源极/漏极结构120掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构120是掺杂有硼(B)或其他合适的掺杂剂的SiGe源极/漏极部件。可选地，在一些其他实施例中，源极/漏极结构120是掺杂有磷(P)、锑(Sb)或其他合适的掺杂剂的Si源极/漏极部件。在一些实施例中，在它们的外延生长期间原位掺杂源极/漏极结构120。在一些其他实施例中，在源极/漏极结构120的生长期间未掺杂源极/漏极结构120。相反，在形成源极/漏极结构120之后，在随后的工艺中掺杂源极/漏极结构120。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、其他适用的工艺或它们的组合实现掺杂。在一些实施例中，源极/漏极结构120进一步暴露于一种或多种退火工艺以活化掺杂剂。例如，使用快速热退火工艺。如图1H所示，根据一些实施例，在间隔件元件116’、栅极堆叠件108A和108B以及源极/漏极结构120上方形成介电层122以填充凹槽200。介电层122围绕间隔件元件116’和栅电极104。由于间隔件元件116’具有突出基脚部件202，获得具有足够长度的沟道区。如上所述，凹槽200的顶部宽度W1仍足够宽以允许介电层122的良好填充。间隔件元件116’的上部117U足够薄，从而使得凹槽200的顶部宽度W1仍足够宽。因此可以更加容易地实施介电层122的填充。然后，如图1H所示，根据一些实施例，实施平坦化工艺以减薄介电层122，直到暴露栅电极104。平坦化工艺可以包括化学机械抛光(CMP)工艺、蚀刻工艺、研磨工艺、其他适用的工艺或它们的组合。在一些实施例中，也在平坦化工艺期间去除硬掩模106。如上所述，根据一些实施例，距离D3与距离D1的比率在从约1.2至约2的范围内。在一些情况下，如果比率(D3/D1)小于约1.2，则距离D3可能太小。结果，沟道长度L可能不足够。可选地，距离D1可能太长，使得介电层122的填充可能难以实施。在一些其他情况下，如果比率(D3/D1)高于约2，则距离D3可能太长。结果，凹槽118的横向延伸程度可能不够。源极/漏极结构120可能不能提供足够的应变来增大载流子迁移率。如图1I所示，根据一些实施例，分别用栅极介电层124和金属栅电极130A和130B替换栅极介电层102和栅电极104。在一些实施例中，依次使用一个或多个蚀刻工艺去除栅电极104和栅极介电层102以在密封元件110之间形成凹槽。然后，在介电层122上方以及密封元件110之间的凹槽的侧壁和底部上方沉积栅极介电层124。在一些实施例中，栅极介电层124是高k介电层。高k介电层可以由氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、其他合适的高k材料或它们的组合制成。在一些实施例中，使用ALD工艺或其他适用的工艺沉积栅极介电层124。在一些实施例中，实施高温退火操作以减少或消除栅极介电层124中的缺陷。在一些其他实施例中，在形成栅极介电层124之前，在密封元件110之间的凹槽中形成界面层(未示出)。界面层可以用于减小栅极介电层124和半导体衬底100之间的应力。在一些实施例中，界面层可以由氧化硅制成。在一些实施例中，使用ALD工艺、热氧化工艺、其他适用的工艺或它们的组合形成界面层。然后，如图1I所示，根据一些实施例，在栅极介电层124上方沉积功函层126。在一些实施例中，功函层126包括多个子层。在一些实施例中，这些子层由不同的材料制成。在一些其他实施例中，这些子层由相同的材料制成。功函层126用于为晶体管提供期望的功函数以增强包括改进的阈值电压的器件性能。在形成NMOS晶体管的实施例中，功函层126可以是能够提供适合于器件的功函值(诸如等于或小于约4.5eV)的n型金属层。n型金属层可以包括金属、金属碳化物、金属氮化物或它们的组合。例如，n型金属层包括氮化钛、钽、氮化钽、其他合适的材料或它们的组合。另一方面，在形成PMOS晶体管的实施例中，功函层126可以是能够提供适合于器件的功函值(诸如等于或大于约4.8eV)的p型金属层。p型金属层可以包括金属、金属碳化物、金属氮化物、其他合适的材料或它们的组合。例如，p型金属包括氮化钽、氮化钨、钛、氮化钛、其他合适的材料或它们的组合。功函层126也可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或它们的组合制成。可以调节功函层126的厚度和/或组分以调整功函水平。例如，取决于氮化钛层的厚度和/或组分，氮化钛可以用作p型金属层或n型金属层。在一些实施例中，在沉积功函层126之前，可以在栅极介电层124上方沉积阻挡层(未示出)。阻挡层可以用于连接栅极介电层124和功函层126。阻挡层也可以用于防止栅极介电层124和功函层126之间的扩散。在一些实施例中，阻挡层由含金属材料制成。含金属材料可以包括氮化钛、氮化钽、其他合适的材料或它们的组合。在一些实施例中，阻挡层包括多个层。在一些实施例中，使用ALD工艺、物理汽相沉积(PVD)工艺、镀工艺、其他适用的工艺或它们的组合沉积阻挡层。在一些其他实施例中，未形成阻挡层。然后，如图1I所示，根据一些实施例，在功函层126上方沉积金属填充层128以填充密封元件110之间的凹槽。在一些实施例中，金属填充层128由铝、钨、铜、其他合适的材料或它们的组合制成。在一些实施例中，使用PVD工艺、镀工艺、CVD工艺、其他适用的工艺或它们的组合沉积金属填充层128。然后，如图1I所示，根据一些实施例，实施平坦化工艺以去除位于密封元件110之间的凹槽外部的栅极介电层124、功函层126和金属填充层128的部分。如图1I所示，功函层126和金属填充层128的剩余部分一起形成栅电极130A和130B。平坦化工艺可以包括CMP工艺、研磨工艺、蚀刻工艺、其他适用的工艺或它们的组合。可以对本发明的实施例作出许多变化和/或更改。如图1I所示，在一些实施例中，间隔件元件116的顶部与金属栅电极130A和130B的顶部一样高。然而，本发明的实施例不限于此。在一些实施例中，间隔件元件116’不到达间隔件元件112的顶部。在这些情况下，间隔件元件116’低于金属栅电极130A和130B的顶部。本发明的实施例形成包括突出基脚部件的间隔件元件。由于突出基脚部件，可以根据需求控制栅电极下面的沟道长度。间隔件元件的上部较薄，并且不占据栅极堆叠件之间的太多空间。因此，可以顺利地实施栅极堆叠件之间的介电层的随后沉积。显著地改进了器件结构的可靠性和性能。根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括半导体衬底和位于半导体衬底上方的栅电极。半导体器件结构也包括邻近栅电极的源极/漏极结构。半导体器件结构还包括位于栅电极的侧壁上方的间隔件元件，并且间隔件元件具有上部和下部，上部具有第一外表面，下部具有第二外表面。第一外表面和栅电极的侧壁之间的横向距离基本上相同。第二外表面和栅电极的侧壁之间的横向距离沿着从下部的顶部朝着半导体衬底的方向增大。在上述半导体器件结构中，其中，所述第二外表面和所述栅电极的侧壁之间的一个横向距离与所述第一外表面和所述栅电极的侧壁之间的横向距离的比率在从约1.2至约2的范围内。在上述半导体器件结构中，其中，所述第二外表面包括弯曲表面。在上述半导体器件结构中，其中，所述第二外表面包括弯曲表面，所述第二外表面的所述弯曲表面向内弯曲。在上述半导体器件结构中，其中，所述间隔件元件的所述下部的厚度沿着从所述间隔件元件的所述下部的顶部朝着所述半导体衬底的方向逐渐增大。在上述半导体器件结构中，其中，所述间隔件元件的所述上部的厚度基本上相同。在上述半导体器件结构中，其中，所述间隔件元件的所述下部宽于所述间隔件元件的所述上部。在上述半导体器件结构中，还包括：第二间隔件元件，位于所述间隔件元件和所述栅电极之间。在上述半导体器件结构中，其中，所述间隔件元件的底部和所述第二外表面之间的角度在从约1度至约85度的范围内。在上述半导体器件结构中，其中，所述第一外表面与所述栅电极的侧壁基本上平行。根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括半导体衬底和位于半导体衬底上方的栅电极。半导体器件结构也包括位于半导体衬底上方并且邻近栅电极的源极/漏极结构。半导体器件结构还包括位于栅电极的侧壁上方的间隔件元件。间隔件元件具有突出基脚部件，并且突出基脚部件覆盖源极/漏极结构的部分。在上述半导体器件结构中，其中，所述突出基脚部件具有弯曲的外表面。在上述半导体器件结构中，其中，所述突出基脚部件具有弯曲的外表面，所述弯曲的外表面向内弯曲。在上述半导体器件结构中，其中，所述突出基脚部件的厚度沿着从所述突出基脚部件的顶部朝着所述半导体衬底的方向逐渐增大。在上述半导体器件结构中，其中，所述间隔件元件具有位于所述突出基脚部件上方的上部，并且所述上部的外表面与所述栅电极的侧壁基本上平行。根据一些实施例，提供了一种形成半导体器件结构的方法。该方法包括在半导体衬底上方形成栅电极和在栅电极的侧壁上方形成间隔件元件。间隔件元件具有突出基脚部件。该方法也包括在半导体衬底中形成凹槽，并且凹槽在间隔件元件下面横向延伸。该方法还包括在凹槽中形成源极/漏极结构。在上述方法中，其中，形成所述间隔件元件包括：在所述半导体衬底和所述栅电极上方形成间隔件层；在所述半导体衬底上方的所述间隔件层的部分上方形成保护材料；以及部分地蚀刻所述间隔件层，其中，位于所述栅电极的侧壁上方的所述间隔件层的剩余部分形成所述间隔件元件，其中，在所述间隔件层的蚀刻期间去除所述保护材料。在上述方法中，其中，在形成所述间隔件元件之前，还对所述半导体衬底实施离子注入工艺。在上述方法中，还包括：在形成所述间隔件元件之前，在所述栅电极的侧壁上方形成第二间隔件元件。在上述方法中，还包括：形成介电层以围绕所述间隔件元件和所述栅电极；以及用金属栅电极替换所述栅电极。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。