一种半导体器件及其制备方法、电子装置与流程

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术：

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

在FinFET器件中在制备金属栅极的过程中通常需要首先形成虚拟栅极栅极以定义所述金属栅极的关键尺寸，为了减小该区域的面积，通常在STI区域上形成单一虚拟栅极，并在所述虚拟栅极上形成间隙壁，但是在形成间隙壁的过程中可能会出现空隙，则会造成所述虚拟栅极与有源区桥连的问题，而且在去除所述虚拟栅极的过程中会对有源区器件造成损坏，使器件的性能和良率下降。

为了提高半导体器件的性能和良率，需要对器件的制备方法作进一步的改进，以便消除上述问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要 求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干行鳍片；

步骤S2：图案化所述鳍片，以在所述鳍片延伸方向上将每一行所述鳍片分割为若干相互间隔的鳍片结构；

步骤S3：在所述半导体衬底上形成隔离材料层，以覆盖所述鳍片结构的底部并填充所述鳍片结构底部之间的间隙；

步骤S4：在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，以覆盖所述鳍片结构的侧壁上以及所述隔离材料层；

步骤S5：在所述鳍片结构上形成环绕所述鳍片结构的虚拟栅极，同时在所述鳍片结构之间的所述隔离材料层上的所述绝缘层上形成虚拟栅极。

可选地，所述步骤S4包括：

步骤S41：在所述鳍片结构和所述隔离材料层上形成绝缘材料层，以覆盖所述鳍片结构和所述隔离材料层；

步骤S42：在所述隔离材料层上的所述绝缘材料层上形成保护层，以覆盖每行中所述鳍片结构之间的所述绝缘材料层；

步骤S43：去除所述鳍片结构顶部的所述绝缘材料层，以露出所述鳍片结构；

步骤S44：去除所述保护层，以在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成所述绝缘层。

可选地，所述步骤S2包括：

步骤S21：在所述鳍片上形成掩膜层并图案化，以形成开口，在所述鳍片的延伸方向上露出所述鳍片的中间部分；

步骤S22：以所述掩膜层为掩膜蚀刻所述鳍片，以在鳍片延伸方向形成若干相互间隔的所述鳍片结构。

可选地，在所述步骤S5之后，所述方法还包括：

步骤S6：去除所述虚拟栅极。

可选地，所述步骤S1包括：

步骤S11：提供半导体衬底并在所述半导体衬底上形成垫氧化物层和硬掩膜层；

步骤S12：图案化所述硬掩膜层、所述垫氧化物层和所述半导体衬底，以形成所述鳍片。

可选地，所述步骤S3包括：

步骤S31：沉积隔离材料层，以覆盖所述鳍片结构和所述半导体衬底；

步骤S32：回蚀刻所述隔离材料层，以露出部分所述鳍片结构，形成具有目标高度的鳍片结构。

可选地，在所述步骤S5中，还进一步包括在所述虚拟栅极的侧壁上形成间隙壁的步骤。

可选地，在所述步骤S5中，还进一步包括在所述虚拟栅极的两侧外延生长半导体材料的步骤，以在所述虚拟栅极的两侧形成抬升源漏。

本发明还提供了一种如上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括上述的半导体器件。

为了克服现有技术中存在的问题，本发明提供了一种半导体器件的制备方法，在所述方法中在形成相互间隔的鳍片结构之后，还进一步包括在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，以覆盖所述鳍片结构的侧壁，在所述隔离材料层上的所述绝缘层上形成虚拟栅极和间隙壁的过程中，所述绝缘层可以防止所述虚拟栅极与有源区桥连的问题，而且还可以避免在去除所述虚拟栅极的过程中会对有源区器件造成损坏，进一步提高了器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为本发明中所述半导体器件的制备过程示意图；

图2为本发明中所述半导体器件的制备过程示意图；

图3为本发明中所述半导体器件的制备过程示意图；

图4为本发明中所述半导体器件的制备过程示意图；

图5为本发明中所述半导体器件的制备过程示意图；

图6为本发明中所述半导体器件的制备过程示意图；

图7为本发明中所述半导体器件的制备过程示意图；

图8为本发明中所述半导体器件的制备过程示意图；

图9为本发明中所述半导体器件的制备过程示意图；

图10为本发明中所述半导体器件的制备过程示意图；

图11为本发明中所述半导体器件的制备过程示意图；

图12为本发明中所述半导体器件的制备过程示意图；

图13为本发明中所述半导体器件的制备过程示意图；

图14为本发明中所述半导体器件的制备过程示意图；

图15为本发明中所述半导体器件的制备过程示意图；

图16为制备本发明所述半导体器件的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限 制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，下面结合附图对本发明所述方法作进一步的说明。其中，图1-15为本发明一具体地实施中所述半导体器件的制备过程示意图；图16为本发明一具体地实施中所述半导体器件的制备的工艺流程图。

执行步骤101，提供半导体衬底101，在所述半导体衬底101上形成有若干行鳍片。

具体地，具体地，如图1所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在该实施例中半导体衬底101选用硅。

其中所述半导体衬底包括有源区其中，所述有源区可以形成各种存储器件，例如可以形成SRAM，在该实施例中所述有源区中形成有SRAM NMOS以及SRAM PMOS。

接着在所述半导体衬底上形成垫氧化物层(Pad oxide)102，其中所述垫氧化物层(Pad oxide)102的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。

进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。

所述方法还可以进一步包括以下步骤：在半导体衬底上形成多个鳍片， 鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。

具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在所述垫氧化物层(Pad oxide)102上形成硬掩膜层103，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层和所述垫氧化物层(Pad oxide)102，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，如图2-3所示。

在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片。

所述鳍片包括相互间隔的若干行。

可选地，形成衬垫氧化物层，以覆盖鳍片结构的侧壁以及所述硬掩膜层的侧壁和顶部。

具体地，在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层。

执行步骤102，图案化所述鳍片，以在鳍片延伸方向上将每一行所述鳍片分割为若干相互间隔的鳍片结构104。

在该步骤中中，如图4所示，在所述鳍片上形成掩膜层并图案化，以形成开口，在所述鳍片的延伸方向上露出所述鳍片的中间部分，同时覆盖所述鳍片的两端，如图4中左侧图形所述，其中左侧图形为俯视图，右侧图形为垂直于鳍片延伸方向的剖面图。

然后，以所述掩膜层为掩膜蚀刻所述鳍片，以在鳍片延伸方向形成若干相互间隔的所述鳍片结构，并在在鳍片延伸方向上所述鳍片结构之间形成间隙，如图4右侧图形所示。

执行步骤103，在所述半导体衬底上形成隔离材料层105，以覆盖所述鳍片的底部并部分填充所述鳍片结构104之间的间隙。

具体地，如图5所示，首先沉积隔离材料层，以覆盖所述鳍片结构和所述半导体衬底。

进一步，在该步骤中沉积隔离材料层以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。

然后回蚀刻所述隔离材料层105，以露出部分所述鳍片结构，形成具有 目标高度的鳍片结构，如图6所示。

可选地，在回蚀刻所述隔离材料层之后，还可以进一步包括去除所述鳍片结构上的所述硬掩膜层的步骤，以露出所述鳍片结构的顶部，如图7所示。

执行步骤104，在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层106。

具体地，在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层106的方法包括以下步骤：

步骤1061：在所述鳍片结构和所述隔离材料层上形成绝缘材料层，以覆盖所述鳍片结构和所述隔离材料层，如图8所示。

步骤1062：在所述隔离材料层上的所述绝缘材料层上形成保护层107，以覆盖每行中所述鳍片结构之间的绝缘材料层，如图9所示；

在该步骤中所述保护层107可以选用容易去除的材料，例如在该实施例中可以选用光刻胶。

步骤1063：去除所述鳍片结构顶部的所述绝缘材料层，以露出所述鳍片结构，如图10所示；

步骤1064：去除所述保护层，以露出所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成所述绝缘材料层，以形成所述绝缘层106，如图11所示。

在所述方法中在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，可以覆盖所述鳍片结构的侧壁，在所述隔离材料层上的所述绝缘层上形成虚拟栅极和间隙壁的过程中，所述绝缘层可以防止所述虚拟栅极与有源区桥连的问题，进一步提高了器件的性能和良率。

执行步骤105，在所述鳍片结构上形成环绕所述鳍片结构的虚拟栅极108，同时在所述隔离材料层上的所述绝缘层上形成虚拟栅极。

具体地，如图12所示，在该步骤中沉积虚拟栅极氧化物层和虚拟栅极材料层。

其中，所述虚拟栅极氧化物层可以选用常用的氧化物，例如SiO₂，所述虚拟栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、

所述栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。

然后图案化所述虚拟栅极氧化物层和栅极材料层，以形成环绕所述鳍片的虚拟栅极。具体地，在所述虚拟栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层，以在所述鳍片结构上形成环绕所述鳍片结构的虚拟栅极，同时在所述隔离材料层上的所述绝缘层上形成虚拟栅极108。

可选地，还可以进一步在所述虚拟栅极结构的侧壁上形成偏移侧壁和间隙壁109。

具体地，所述方法还进一步包括在所述虚拟栅极的两侧形成偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。

可选地，在所述虚拟栅极的间隙壁上偏移侧墙上形成间隙壁。

具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。

可选地，还可以进一步执行源漏LDD注入，并在所述虚拟栅极的两侧外延生长半导体材料层，以形成抬升源漏。

具体地，在该步骤中可以使用本领常用的方法执行源漏LDD注入，在此不再赘述。

可选地，在所述虚拟栅极两侧的所述半导体衬底中形成凹槽，可选地，所述凹槽为“∑”形凹槽，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF₄、CHF₃，另外加上N₂、CO₂、O₂中的一种作为蚀刻气氛，其中气体流量为CF₄10-200sccm，CHF₃10-200sccm，N₂或CO₂或O₂10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。

接着，在所述凹槽中外延生长应力层，以形成抬升源漏，如图13所示。

进一步，在本发明中所述应力层选择SiGe，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。

此外，所述方法还进一步包括形成接触孔蚀刻停止层的步骤，所述形成方法可以选用本领域常用的各种方法，在此不再赘述。

可选地，还可以再次执行离子注入步骤并进行快速热退火。

在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。

进一步，所述方法还可以包括沉积所述层间介电层并平坦化，以填充所述虚拟栅极之间的间隙。

具体地，沉积层间介电层并平坦化，平坦化所述对层间介电层至所述虚拟栅极的顶部。

其中，所述层间介电层可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层可以选用SiO₂，其厚度并不局限于某一数值。

所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法，如图14所示。

执行步骤106，去除所述虚拟栅极。

具体地，如图15所示，去除所述虚拟栅极，形成沟槽。所述去除的方法可以是光刻和蚀刻。在蚀刻过程中所用的气体包括HBr，其作为主要蚀刻气体；还包括作为刻蚀补充气体的O₂或Ar，其可以提高刻蚀的品质。

然后选用SiCoNi的方法去除所述虚拟栅极氧化物层，以露出所述鳍片。在该步骤中为了减小去除所述虚拟栅极氧化物层过程中对其他材料层的损坏，不再选用HF进行蚀刻，而是选用选择性更高的SiCoNi制程，通过所述方法去除所述虚拟栅极氧化物层，不会对器件造成损坏。

可选地，选用SiCoNi制程去除所述虚拟栅极氧化物层，其中，所述SiCoNi制程的各种参数可以选用常规参数。

在该步骤中由于在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，以覆盖所述鳍片结构的侧壁，在去除所述虚拟栅极的过程中所述绝缘层可以作为保护层防止对有源区器件造成损坏，进一步提高了器件的性能和良率。

所述方法还进一步包括形成金属栅极的步骤，在此不再赘述。

至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步 骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

为了克服现有技术中存在的问题，本发明提供了一种半导体器件的制备方法，在所述方法中在形成相互间隔的鳍片结构之后，还进一步包括在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，以覆盖所述鳍片结构的侧壁，在所述隔离材料层上的所述绝缘层上形成虚拟栅极和间隙壁的过程中，所述绝缘层可以防止所述虚拟栅极与有源区桥连的问题，而且还可以避免在去除所述虚拟栅极的过程中会对有源区器件造成损坏，进一步提高了器件的性能和良率。

图16为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：

步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干行鳍片；

步骤S2：图案化所述鳍片，以在所述鳍片延伸方向上将每一行所述鳍片分割为若干相互间隔的鳍片结构；

步骤S3：在所述半导体衬底上形成隔离材料层，以覆盖所述鳍片结构的底部并填充所述鳍片结构底部之间的间隙；

步骤S4：在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成绝缘层，以覆盖所述鳍片结构的侧壁上以及所述隔离材料层；

步骤S5：在所述鳍片结构上形成环绕所述鳍片结构的虚拟栅极，同时在所述鳍片结构之间的所述隔离材料层上的所述绝缘层上形成虚拟栅极。

实施例二

本发明还提供了一种半导体器件，本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。

所述半导体器件包括：

半导体衬底101；

若干鳍片结构104，位于所述半导体衬底中；

其中，鳍片结构104在鳍片延伸方向上被分割为若干相互间隔的鳍片结构；

隔离材料层，在所述半导体衬底上形成有隔离材料层，以覆盖所述鳍片的底部并部分填充所述鳍片结构之间的间隙；

绝缘层，在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成有绝缘层。

其中，在所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

在所述半导体衬底中还进一步形成有阱，例如通过执行离子注入的步骤，在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。

其中，所述隔离材料层105所述鳍片周围的间隙并且部分覆盖所述鳍片104的底部，以形成目标高度的鳍片。

所述栅极结构108为环绕栅极，环绕所述鳍片设置，在纵向上所述栅极结构环绕并完全覆盖所述鳍片，在横向上，所述栅极结构的两侧仍露出鳍片的两端。

其中，所述栅极结构108为虚拟栅极结构，在所述鳍片结构上形成有环绕所述鳍片结构的虚拟栅极，同时在所述隔离材料层上的所述绝缘层上形成有虚拟栅极。

在所述虚拟栅极结构的两侧还形成有抬升源漏，其中，在所述PMOS结构中所述抬升源漏可以选用拉应力材料层，例如可以选用SiGe等材料，以改进电子性能，但是并不局限于所述材料。

在所述鳍片结构的侧壁上以及所述鳍片结构之间的所述隔离材料层上形成有绝缘层，以覆盖所述鳍片结构的侧壁，在所述隔离材料层上的所述绝缘层上形成虚拟栅极和间隙壁的过程中，所述绝缘层可以防止所述虚拟栅极与有源区桥连的问题，而且还可以避免在去除所述虚拟栅极的过程中会对有源区器件造成损坏，进一步提高了器件的性能和良率。

实施例三

本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、 游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。