半导体装置、电路板及电子设备的制作方法

本发明的一个方式涉及一种半导体装置或存储装置。

注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及一种物体、方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。另外，本发明的一个方式涉及一种半导体装置、显示装置、发光装置、蓄电装置、存储装置、电路板、电子设备、这些装置的驱动方法或制造方法。

背景技术：

DRAM(Dynamic Random Access Memory：动态随机存取存储器)通过对电容元件供应电荷来储存数据。因此，控制对电容元件的电荷供应的晶体管的关态电流(off-state current)越小，能够使保持数据的期间越长，而可以降低刷新工作的频度，所以是优选的。专利文献1中记载有通过使用包括氧化物半导体膜的关态电流极小的晶体管而能够长期保持存储内容的半导体装置。

[参考文献]

[专利文献]

[专利文献1]日本专利申请公开第2011-151383号公报

技术实现要素：

本发明的一个方式的目的之一是提供一种新颖的半导体装置或存储装置。另外，本发明的一个方式的目的之一是提供一种低功耗的半导体装置或存储装置。另外，本发明的一个方式的目的之一是提供一种面积小的半导体装置或存储装置。

注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。另外，上述目的的记载不妨碍其他目的的存在。此外，除上述目的外的目的从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。

本发明的一个方式的半导体装置包括：包括第一存储单元及第二存储单元的单元阵列；以及包括第一读出放大器及第二读出放大器的读出放大器电路，其中，单元阵列设置在读出放大器电路上，第一读出放大器通过第一布线与第一存储单元电连接，第二读出放大器通过第二布线与第二存储单元电连接，第一读出放大器及第二读出放大器与第三布线电连接，并且，读出放大器电路选择第一布线的电位和第二布线的电位中的一个并将其输出到第三布线。

在上述半导体装置中，第一读出放大器可以包括第一开关电路，第二读出放大器可以包括第二开关电路，其中，第一开关电路与第四布线电连接，第二开关电路与第五布线电连接，并且第一开关电路、第二开关电路、第四布线及第五布线具有与单元阵列重叠的区域。

在上述半导体装置中，第一存储单元及第二存储单元可以各包括晶体管及电容元件，其中，晶体管的源极和漏极中的一个与电容元件电连接，并且晶体管在沟道形成区中包含氧化物半导体。

在上述半导体装置中，电容元件可以设置在晶体管上，电容元件可以具有与氧化物半导体重叠的区域。

本发明的一个方式的电路板包括：包括上述半导体装置的电子构件；以及印刷电路板。

本发明的一个方式的电子设备包括：上述半导体装置或者上述电路板；以及显示部、麦克风、扬声器和操作键中的至少一个。

通过本发明的一个方式，能够提供一种新颖的半导体装置或存储装置。另外，通过本发明的一个方式，能够提供一种低功耗的半导体装置或存储装置。另外，通过本发明的一个方式，能够提供一种面积小的半导体装置或存储装置。

注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不一定必须要具有所有上述效果。此外，除上述效果外的效果从说明书、附图、权利要求书等的描述中是显而易见的，并且可以从所述描述中抽出。

附图说明

图1示出半导体装置的结构的一个例子；

图2A至图2C示出存储电路的结构的一个例子；

图3示出存储电路的结构的一个例子；

图4A至图4D示出读出放大器电路的结构的一个例子；

图5示出存储电路的结构的一个例子；

图6示出时序图；

图7示出存储电路的结构的一个例子；

图8示出存储电路的结构的一个例子；

图9示出阵列的结构的一个例子；

图10示出存储装置的结构的一个例子；

图11示出半导体装置的结构的一个例子；

图12示出半导体装置的结构的一个例子；

图13A至图13D示出晶体管的结构的一个例子；

图14A至图14D示出晶体管的结构的一个例子；

图15A至图15D示出晶体管的结构的一个例子；

图16A至图16D示出晶体管的结构的一个例子；

图17A至图17D示出晶体管的结构的一个例子；

图18A至图18D示出晶体管的结构的一个例子；

图19A和图19B是图14B的晶体管的部分放大图及晶体管的能带图；

图20A至图20F示出电子设备；

图21A和图21B示出存储单元的结构的一个例子；

图22A至图22D示出晶体管的结构的一个例子；

图23A和图23B是示出电子构件的制造工序的流程图及透视示意图；

图24A至图24C示出存储单元的结构的一个例子；

图25A和图25B示出存储单元的结构的一个例子；

图26A和图26B示出存储单元的结构的一个例子。

具体实施方式

下面，参照附图对本发明的实施方式进行详细说明。注意，本发明不局限于以下实施方式中的说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅局限在以下实施方式所记载的内容中。

另外，本发明的一个方式在其范畴内包括RF(Radio Frequency：射频)标签、半导体显示装置及集成电路等各种装置。此外，显示装置在其范畴内包括液晶显示装置、其每个像素具备以有机发光元件为代表的发光元件的发光装置、电子纸、DMD(Digital Micromirror Device：数字微镜装置)、PDP(Plasma Display Panel；等离子体显示面板)、FED(Field Emission Display；场致发射显示器)等在电路中具有集成电路的显示装置。

注意，当利用附图说明发明结构时，有时表示相同对象的附图标记在不同的附图中共同使用。

在本说明书等中，当明确地记载为“X与Y连接”时，如下情况也包括在本说明书等的公开范围内：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也包括在附图或文中所记载的范围内。

这里，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。

作为X与Y直接连接的情况的一个例子，可以举出在X与Y之间没有连接有能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)的情况；以及X与Y没有通过能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)而连接的情况。

作为X与Y电连接的情况的一个例子，例如可以举出在X与Y之间连接有一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容元件、电感器、电阻元件、二极管、显示元件、发光元件和负载等)的情况。另外，开关具有控制开启和关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。另外，X与Y电连接的情况包括X与Y直接连接的情况。

作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(DA转换电路、AD转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，也可以说X与Y在功能上是连接着的。另外，X与Y在功能上连接的情况包括X与Y直接连接的情况及X与Y电连接的情况。

当明确地记载为“X与Y电连接”时，如下情况也包括在本说明书等中的公开范围内：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式在功能上连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，在本说明书中，明确记载为“电连接”与只简单地记载为“连接”相同。

即使在附图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分还被用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。

实施方式1

在本实施方式中，对本发明的一个方式的半导体装置的结构实例进行说明。

<半导体装置的结构实例>

图1示出半导体装置10的结构实例。半导体装置10包括存储电路20、主放大器30及输入输出电路40。在此，示出半导体装置10包括n个(n为2以上的自然数)存储电路20(存储电路20-1至20-n)的结构。

存储电路20包括单元阵列50及读出放大器电路60。单元阵列50包括多个存储单元51。各存储单元51与布线WL及布线BL连接。根据供应到布线WL的电位选择存储单元51，对布线BL供应对应于写入存储单元51的数据的电位(以下，也称为写入电位)，由此将数据写入存储单元51。在此，对单元阵列50包括i行j列(i及j为自然数)存储单元51的情况进行说明。因此，在单元阵列50中设置有i个布线WL及j个布线BL。在此示出存储电路20-1包括单元阵列50及读出放大器电路60的结构，存储电路20-2至20-n也可以具有与存储电路20-1相同的结构。

读出放大器电路60与多个布线BL及布线GBL连接。读出放大器电路60具有放大被输入的信号的功能及控制被放大的信号的输出的功能。具体而言，读出放大器电路60具有放大对应于在存储单元51中储存的数据的布线BL的电位(以下，也称为读出电位)并在指定的时机将其输出到布线GBL的功能。通过由读出放大器电路60放大读出电位，即使在从存储单元51读出的电位极低的情况下，也可以确实地读出数据。另外，通过控制被放大的电位输出到布线GBL，可以共同使用布线GBL。

例如，在图1中，读出放大器电路60具有在放大属于奇数列的四个布线BL的电位之后，从被放大的四个布线BL的电位中选择一个布线BL的电位并将其输出到布线GBLa的功能。此外，读出放大器电路60具有在放大属于偶数列的四个布线BL的电位之后，从被放大的四个布线BL的电位中选择一个布线BL的电位并将其输出到布线GBLb的功能。注意，连接到一个布线GBL的布线BL的个数不局限于4，也可以为2以上的任意数。图1示出设置有m个(m为小于j的自然数)布线GBL的结构。布线GBL还与存储电路20-2至20-n连接。

主放大器30与存储电路20及输入输出电路40连接。主放大器30具有放大被输入的信号的功能。具体而言，主放大器30具有放大布线GBL的电位并将其输出到输入输出电路40的功能。也可以不设置主放大器30。

输入输出电路40具有将布线GBL的电位或者从主放大器30输出的电位作为读出数据输出到外部的功能。图1作为一个例子示出从m个布线GBL输入的m位的信号从输入输出电路40输出的结构。

在布线BL分别连接到不同的布线GBL的情况下，需要设置与布线BL相同个数(j个)的布线GBL，并且，使j个布线GBL的每一个连接到主放大器30。此时，主放大器30需要放大供应到j个布线GBL的所有的信号，因此用来驱动主放大器30及j个布线GBL的功率有可能增大。此外，在布线GBL之间的间隔S_GBL较窄的情况下，由于设置在布线GBL上的布线的布局的自由度降低等的原因，产生在布线GBL上的寄生电容有可能增加。此时，需要通过采取提高读出放大器电路60中的放大率等方法对布线GBL供应考虑寄生电容所引起的信号的衰减或延迟的信号。其结果，数据读写所需要的功率会增加。

另一方面，在本发明的一个方式中，多个布线BL共同使用布线GBL，读出放大器电路60具有从多个布线BL中选择一部分的布线BL，并将该被选择的布线BL的电位输出到布线GBL的功能。因此，可以减少连接到主放大器30的布线GBL的个数，而可以减少在主放大器30中要放大的信号的个数。由此可以减少主放大器30中的功耗。此外，可以减少布线GBL的个数，可以扩大布线GBL之间的间隔S_GBL，并且可以提高设置在布线GBL上的布线的布局的自由度，因此可以减少产生在布线GBL上的寄生电容，而可以抑制供应到布线GBL的信号的衰减。因此，可以减轻读出放大器电路60或主放大器30的信号放大的负担，而可以减少半导体装置10的功耗。

再者，当减少布线GBL的个数来减少寄生电容时，也可以在不放大布线GBL的信号的情况下将其直接输出到输入输出电路40。此时，可以省略主放大器30，而可以减少半导体装置10的功耗及面积。

另外，在本发明的一个方式中，读出放大器电路60可以从布线BL所输出的信号中选择从输入输出电路40输出到外部的信号。例如，在图1中，读出放大器电路60可以从储存在单元阵列50中的j位的数据中选择m位的数据。因此，输入输出电路40不需要利用复用器等选择多个信号中的一部分的信号。由此，可以简化输入输出电路40的结构而减小面积。

对布线GBL的个数没有特别的限制，可以为小于布线BL的个数的任意数。例如，在连接到一个布线GBL的布线BL的个数为k(k为2以上的整数)时，布线GBL的个数为j/k。

在此，对将储存在存储单元51中的数据经过输入输出电路40输出到外部的结构进行说明。至于将数据写入存储单元51的工作，也可以相同地进行。具体而言，从外部输入的写入数据经过输入输出电路40被输出到主放大器30，在主放大器30中放大的电位被输入到读出放大器电路60。然后，在读出放大器电路60中放大的电位作为写入电位供应到布线BL。对布线BL输出写入电位的时机可以由读出放大器电路60控制。因此，在数据写入工作中也可以获得与上述数据读出工作同样的效果。

<存储电路的结构实例>

图2A示出存储电路20的结构实例。存储电路20包括设置在单元阵列50中的多个存储单元51及设置在读出放大器电路60中的多个读出放大器61。图2B示出图2A的存储电路20的俯视图。

在本发明的一个方式中，作为单元阵列50的布局方式，可以采用翻折型或开放型等。当采用翻折型时，可以减少因布线WL的电位变化而产生在输出到布线BL的读出电位上的噪声。当采用开放型时，由于存储单元51的密度可以比翻折型高，所以可以减小单元阵列50的面积。在图2A和图2B中，示出采用翻折型单元阵列50的结构。在图2A和图2B所示的单元阵列50中，连接到一个布线BL的存储单元51及连接到与该布线BL相邻的布线BL的存储单元51不与同一布线WL连接。

读出放大器61具有放大基准电位与供应到布线BL的读出电位之差并保持放大的电位差的功能。读出放大器61还具有控制被放大的电位输出到布线GBL的功能。在此，示出一个读出放大器61与两个布线BL连接的结构实例。读出放大器61还与布线GBLa及布线GBLb连接。

在本发明的一个方式中，读出放大器61位于第一层，存储单元51位于第一层上的第二层。换而言之，存储电路20具有存储单元51层叠在读出放大器61上的结构。另外，至少一个存储单元51具有与读出放大器61重叠的区域地设置。由此，与存储单元51及读出放大器61设置在同一个层中的情况相比，可以减小存储电路20的面积。因此可以增加存储电路20的单位面积的存储容量。当所有的存储单元51设置得与读出放大器61重叠时，可以进一步减小存储电路20的面积。存储单元51既可以具有与一个读出放大器61重叠的区域地设置，又可以具有与多个读出放大器61重叠的区域地设置。另外，单元阵列50中的存储单元51的个数可以自由地设定。例如，可以为512以下。

为了减少存储电路20中的功耗，优选减少单元阵列50中的存储单元51的个数。然而，当减少单元阵列50中的存储单元51的个数时，为了维持存储容量，需要增加存储电路20的个数，读出放大器61的个数也随之增加。此时，在采用存储单元51及读出放大器61设置在同一个层中的结构的情况下，读出放大器61的个数的增加直接导致半导体装置10的面积的增大。因此，使存储单元51的个数减少到一定个数以下是困难的。

另一方面，在本发明的一个方式中，由于层叠存储单元51与读出放大器61，因此，即使存储电路20的个数的增加带来读出放大器61的个数的增加，也可以抑制半导体装置10的面积增加。因此，通过减少单元阵列50中的存储单元51的个数，容易减少存储电路20中的功耗。具体而言，可以使单元阵列50中的存储单元51的个数为64以下，优选为32以下，更优选为16以下，进一步优选为8以下。注意，读出放大器61的总面积优选减少到单元阵列50的面积以下，但是即使是单元阵列50的面积以上，也可以抑制半导体装置10的面积增加。

在上述层叠有存储单元51与读出放大器61的结构中，可以缩短布线BL。由此，可以抑制布线BL的布线电阻，而可以实现存储电路20的功耗的减少及工作速度的提高。此外，由于可以减小设置在存储单元51中的电容元件的容量，由此可以减小电容元件的面积，由此可以缩小存储单元51。例如，后述的电容元件53的容量可以减少到3.9fF以下，存储单元51的写入时间及读出时间可以缩短到10ns以下、5ns以下或者3ns以下，写入所需要的能量可以降低到2fJ以下。

图2C示出存储单元51的结构实例。存储单元51包括晶体管52及电容元件53。晶体管52的栅极与布线WL连接，源极和漏极中的一个与电容元件53的一个电极连接，源极和漏极中的另一个与布线BL连接。电容元件53的另一个电极与被供应规定电位(接地电位等)的布线或端子连接。在此，将连接到晶体管52的源极和漏极中的一个及电容元件53的一个电极的节点称为节点N。

晶体管52具有在成为关闭状态时保持积蓄在节点N中的电荷的功能。因此，晶体管52的关态电流优选小。当晶体管52的关态电流小时，可以抑制保持在节点N中的电荷经过晶体管52泄漏。因此，可以长时间保持储存在存储单元51中的数据。

在沟道形成区中包含其带隙宽于硅等且其本征载流子密度低于硅等的半导体的晶体管的关态电流极小，所以该晶体管优选被用作晶体管52。作为这种半导体材料，例如可以举出具有硅的带隙的2倍以上的宽带隙的氧化物半导体等。在沟道形成区中包含氧化物半导体的晶体管(以下，也称为OS晶体管)的关态电流比使用硅等氧化物半导体之外的材料的晶体管小得多。因此，通过作为晶体管52使用OS晶体管，可以极长时间保持写入存储单元51中的数据，由此可以延长刷新工作的间隔。具体而言，可以使刷新工作的间隔为1小时以上。注意，在附图中附有“OS”的晶体管是OS晶体管。关于OS晶体管的详细内容，将在后述的实施方式5等中进行说明。

通过由OS晶体管构成存储单元51，可以将存储电路20用作能够长时间保持数据的存储电路。因此，可以长时间停止对图1的存储电路20-1至20-n中的不进行数据写入或读出的存储电路供电。由此可以减少半导体装置10的功耗。

也可以在晶体管52中设置背栅极。例如，如图21A所示，晶体管52也可以包括连接到晶体管52的栅极的背栅极BG。

背栅极BG还可以与被供应规定电位的布线或端子连接。例如，如图21B所示，背栅极BG也可以与被供应恒定电位的布线连接。恒定电位例如可以为高电源电位或接地电位等低电源电位。

<存储电路的具体例子>

接着，参照图3对存储电路20的更具体的结构实例进行说明。

图3所示的存储电路20包括具有多个存储单元51的单元阵列50及具有多个读出放大器61的读出放大器电路60。注意，除了以下所说明之处之外，图3所示的存储电路20与图1和图2A至图2C所示的存储电路20具有相同结构。

布线WL与驱动电路70连接。驱动电路70具有对指定的布线WL供应用来选择欲将数据写入的存储单元51的信号(以下，也称为写入字信号)的功能。驱动电路70可以由译码器等构成。

读出放大器61通过布线BL与存储单元51连接。在此，相邻的两个布线BL(布线BLa及布线BLb)与同一读出放大器61连接。读出放大器61包括放大电路62及开关电路63。

放大电路62具有放大布线BL的电位的功能。具体而言，放大电路62具有放大布线BL的电位与基准电位之差并保持被放大的电位差的功能。例如，当放大布线BLa的电位时，以布线BLb的电位为基准电位放大布线BLa与布线BLb的电位差。当放大布线BLb的电位时，以布线BLa的电位为基准电位放大布线BLa与布线BLb的电位差。

开关电路63具有选择是否将被放大的布线BL的电位输出到布线GBL的功能。具体而言，开关电路63具有控制布线BLa与布线GBLa之间的导通状态及布线BLb与布线GBLb之间的导通状态的功能。

开关电路63与多个布线CSEL中的任一个连接。根据从驱动电路70供应到布线CSEL的信号来控制开关电路63的工作。具体而言，控制布线BLa与布线GBLa之间的导通状态及布线BLb与布线GBLb之间的导通状态。由此，可以从多个布线BL中选择布线BL并将该布线BL的电位供应到布线GBL，而可以共同使用布线GBL。因此，可以减少布线GBL的个数。

在上述结构中，开关电路63及布线CSEL可以从布线BL所输出的信号中选择从输入输出电路40(参照图1)输出到外部的信号。具体而言，开关电路63及布线CSEL可以从储存在单元阵列50中的j位的数据中选择m位的数据。因此，输入输出电路40不需要利用复用器等选择多个信号中的一部分的信号。由此，可以简化输入输出电路40的结构而减小面积。

再者，在上述结构中，如图3所示，开关电路63及布线CSEL优选具有与单元阵列50重叠的区域地设置。具体而言，开关电路63及布线CSEL优选具有与存储单元51重叠的区域地设置。由此，可以在抑制存储电路20的面积增加的同时对读出放大器电路60赋予选择输出信号的功能。

在此，示出布线WL及布线CSEL与驱动电路70连接的结构，但是布线WL及布线CSEL也可以分别与不同的驱动电路连接。此时，布线WL及布线CSEL的电位由不同的驱动电路控制。

接着，对读出放大器电路60中的读出放大器61及布线CSEL的配置实例进行说明。

在图4A中，在直线上周期性地配置四个读出放大器61(读出放大器61a至61d)，并且，各读出放大器61与四个布线CSEL(布线CSELa至CSELd)中的任一个连接。具体而言，读出放大器61a与布线CSELa连接，读出放大器61b与布线CSELb连接，读出放大器61c与布线CSELc连接，读出放大器61d与布线CSELd连接。各读出放大器61与布线GBLa及布线GBLb连接。

也可以在多个布线CSEL之间设置读出放大器61。例如，如图4B所示，可以在布线CSELa及CSELb与布线CSELc及CSELd之间设置读出放大器61。

另外，如图4C所示，读出放大器61也可以配置为之字形状。此时，也可以以读出放大器61b与读出放大器61a及读出放大器61c在附图中的垂直方向上重叠的方式设置读出放大器61。换而言之，读出放大器61b的两端部的延长线可以分别位于读出放大器61a的两端部的延长线的内侧及读出放大器61c的两端部的延长线的内侧。由此，与图4A和图4B相比可以缩短读出放大器电路60的宽度方向(在附图中的水平方向)上的长度。

也可以设置多个列的读出放大器61。例如，如图4D所示，可以设置两个列的读出放大器61。在此，读出放大器61a至61d周期性地被配置成2行2列。

<读出放大器的结构实例>

接着，对本发明的一个方式的读出放大器61的具体结构实例进行说明。

图5示出存储单元51及与存储单元51电连接的读出放大器61的电路结构的一个例子。存储单元51通过布线BL与读出放大器61连接。在此，存储单元51a通过布线BLa与读出放大器61连接，存储单元51b通过布线BLb与读出放大器61连接。

在图5中，示出一个布线BL与一个存储单元51连接的结构，但是布线BL也可以与多个存储单元51连接。

如图21A和图21B所示，存储单元51也可以包括具有背栅极的晶体管52。

读出放大器61包括放大电路62、开关电路63及预充电电路64。

放大电路62包括p沟道晶体管101和102以及n沟道晶体管103和104。晶体管101的源极和漏极中的一个与布线SP连接，晶体管101的源极和漏极中的另一个与晶体管102的栅极、晶体管104的栅极及布线BLa连接。晶体管103的源极和漏极中的一个与晶体管102的栅极、晶体管104的栅极及布线BLa连接，晶体管103的源极和漏极中的另一个与布线SN连接。晶体管102的源极和漏极中的一个与布线SP连接，晶体管102的源极和漏极中的另一个与晶体管101的栅极、晶体管103的栅极及布线BLb连接。晶体管104的源极和漏极中的一个与晶体管101的栅极、晶体管103的栅极及布线BLb连接，晶体管104的源极和漏极中的另一个与布线SN连接。放大电路62具有放大布线BLa的电位的功能及放大布线BLb的电位的功能。注意，在图5中，包括放大电路62的读出放大器61起到锁存型读出放大器的作用。

开关电路63包括n沟道晶体管105和106。晶体管105和晶体管106也可以为p沟道晶体管。晶体管105的源极和漏极中的一个与布线BLa连接，晶体管105的源极和漏极中的另一个与布线GBLa连接。晶体管106的源极和漏极中的一个与布线BLb连接，晶体管106的源极和漏极中的另一个与布线GBLb连接。晶体管105的栅极及晶体管106的栅极与布线CSEL连接。开关电路63具有根据供应到布线CSEL的电位控制布线BLa与布线GBLa之间的导通状态及布线BLb与布线GBLb之间的导通状态的功能。

预充电电路64包括n沟道晶体管107至109。晶体管107至晶体管109也可以为p沟道晶体管。晶体管107的源极和漏极中的一个与布线BLa连接，晶体管107的源极和漏极中的另一个与布线Pre连接。晶体管108的源极和漏极中的一个与布线BLb连接，晶体管108的源极和漏极中的另一个与布线Pre连接。晶体管109的源极和漏极中的一个与布线BLa连接，晶体管109的源极和漏极中的另一个与布线BLb连接。晶体管107的栅极、晶体管108的栅极及晶体管109的栅极与布线PL连接。预充电电路64具有使布线BLa及布线BLb的电位初始化的功能。

放大电路62、开关电路63及预充电电路64优选具有与存储单元51重叠的区域地设置。

<读出放大器的工作实例>

接着，参照图6所示的时序图对图5所示的存储单元51与读出放大器61的读出数据时的工作的一个例子进行说明。

首先，在期间T1，使预充电电路64中的晶体管107至晶体管109导通，使布线BLa及布线BLb的电位初始化。具体而言，对布线PL供应高电平电位VH_PL，使预充电电路64中的晶体管107至晶体管109导通。由此，布线BLa及布线BLb被供应布线Pre的电位Vpre。电位Vpre例如可以为(VH_SP+VL_SN)/2。

在期间T1，布线CSEL被供应低电平电位VL_CSEL，在开关电路63中晶体管105及晶体管106处于关闭状态。布线WLa被供应低电平电位VL_WL，在存储单元51a中晶体管52处于关闭状态。同样地，虽然在图6中未图示，但是布线WLb被供应低电平电位VL_WL，在存储单元51b中晶体管52处于关闭状态。布线SP及布线SN被供应电位Vpre，放大电路62处于关闭状态。

接着，对布线PL供应低电平电位VL_PL，使预充电电路64中的晶体管107至晶体管109关闭。并且，在期间T2，选择布线WLa。具体而言，在图6中，通过对布线WLa供应高电平电位VH_WL，选择布线WLa，在存储单元51a中使晶体管52导通。通过采用上述结构，布线BLa与电容元件53通过晶体管52导通。并且，因为布线BLa与电容元件53导通，布线BLa的电位根据保持在电容元件53中的电荷量变动。

在图6所示的时序图中，例示出积蓄在电容元件53中的电荷量多的情况。具体而言，当积蓄在电容元件53中的电荷量多时，电荷从电容元件53释放到布线BLa，由此布线BLa的电位从电位Vpre上升相当于ΔV1的部分。与此相反，当积蓄在电容元件53的电荷量少时，电荷从布线BLa流入电容元件53，由此布线BLa的电位从电位Vpre下降相当于ΔV2的部分。

在期间T2，布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管105及晶体管106维持关闭状态。布线SP及布线SN持续被供应电位Vpre，读出放大器61维持关闭状态。

接着，在期间T3，通过对布线SP供应高电平电位VH_SP并对布线SN供应低电平电位VL_SN，使放大电路62导通。放大电路62具有放大布线BLa与布线BLb之间的电位差(图6中为ΔV1)的功能。因此，在图6所示的时序图中，通过使放大电路62导通，布线BLa的电位从电位Vpre+ΔV1向布线SP的电位VH_SP接近。布线BLb的电位从电位Vpre向布线SN的电位VL_SN接近。

在期间T3的初期，当布线BLa的电位为电位Vpre-ΔV2时，通过使放大电路62导通，布线BLa的电位从电位Vpre-ΔV2向布线SN的电位VL_SN接近。布线BLb的电位从电位Vpre向布线SP的电位VH_SP接近。

另外，在期间T3，布线PL持续被供应低电平电位VL_PL，在预充电电路64中晶体管107至晶体管109维持关闭状态。布线CSEL持续被供应低电平电位VL_CSEL，在开关电路63中晶体管105及晶体管106维持关闭状态。布线WLa持续被供应高电平电位VH_WL，在存储单元51a中晶体管52维持导通状态。因此，在存储单元51a中，对应于布线BLa的电位VH_SP的电荷积蓄在电容元件53中。

接着，在期间T4，通过控制供应到布线CSEL的电位，使开关电路63导通。具体而言，在图6中，对布线CSEL供应高电平电位VH_CSEL，使开关电路63中的晶体管105及晶体管106导通。由此，布线BLa的电位供应到布线GBLa，布线BLb的电位供应到布线GBLb。

在期间T4，布线PL持续被供应低电平电位VL_PL，在预充电电路64中晶体管107至晶体管109维持关闭状态。布线WLa持续被供应高电平电位VH_WL，在存储单元51a中晶体管52维持导通状态。布线SP持续被供应高电平电位VH_SP，布线SN持续被供应低电平电位VL_SN，放大电路62维持导通状态。因此，在存储单元51a中，对应于布线BLa的电位VH_SP的电荷持续积蓄在电容元件53中。

当期间T4结束时，通过控制供应到布线CSEL的电位，使开关电路63关闭。具体而言，在图6中，对布线CSEL供应低电平电位VL_CSEL，使开关电路63中的晶体管105及晶体管106关闭。

另外，在期间T4结束时，布线WLa的选择结束。具体而言，在图6中，通过对布线WLa供应低电平电位VL_WL，使布线WLa处于非选择状态，在存储单元51a中使晶体管52关闭。通过进行上述工作，对应于布线BLa的电位VH_SP的电荷保持在电容元件53中，因此即使在进行数据读出后，上述数据也被保持在存储单元51a中。

通过进行上述期间T1至期间T4中的工作，进行从存储单元51a读出数据的工作。并且，也可以同样地进行从存储单元51b读出数据的工作。

将数据写入存储单元51的工作可以与上述同样地进行。具体而言，与进行数据读出的情况同样，首先暂时使预充电电路64中的晶体管107至晶体管109导通，使布线BLa及布线BLb的电位初始化。接着，选择与欲将数据写入的存储单元51a连接的布线WLa或与欲将数据写入的存储单元51b连接的布线WLb，使存储单元51a或存储单元51b中的晶体管52导通。通过进行上述工作，布线BLa或布线BLb与电容元件53通过晶体管52导通。接着，通过对布线SP供应高电平电位VH_SP并对布线SN供应低电平电位VL_SN，使放大电路62导通。接着，通过控制供应到布线CSEL的电位，使开关电路63导通。具体而言，对布线CSEL供应高电平电位VH_CSEL，使开关电路63中的晶体管105及晶体管106导通。通过采用上述结构，布线BLa及布线GBLa导通，布线BLb及布线GBLb导通。并且，通过对布线GBLa及布线GBLb供应写入电位，由此通过开关电路63对布线BLa及布线BLb供应写入电位。通过进行上述工作，对应于布线BLa或布线BLb的电位的电荷积蓄在电容元件53中，对存储单元51a或存储单元51b写入数据。

在对布线BLa供应布线GBLa的电位并对布线BLb供应布线GBLb的电位之后，即使使开关电路63中的晶体管105及晶体管106关闭，只要读出放大器61处于导通状态，布线BLa的电位与布线BLb的电位的高低关系也由放大电路62保持。因此，在开关电路63中，使晶体管105及晶体管106从导通变为关闭的时机既可以是选择布线WLa之前，又可以是选择布线WLa之后。

如上所述，在本发明的一个方式中，多个布线BL共同使用布线GBL，读出放大器电路60具有从多个布线BL中选择一部分的布线BL，并将该被选择的布线BL的电位输出到布线GBL的功能。因此，可以减少布线GBL的个数而扩大布线GBL之间的间隔S_GBL，因此可以减少产生在布线GBL上的寄生电容。因此，可以减少半导体装置10的功耗。

在本发明的一个方式中，当减少布线GBL的个数来减少寄生电容时，也可以在不放大布线GBL的信号的情况下将其直接输出到输入输出电路40，由此，可以省略主放大器30。因此可以减少半导体装置10的功耗及面积。

另外，在本发明的一个方式中，读出放大器电路60可以从布线BL所输出的信号中选择从输入输出电路40输出到外部的信号。因此，输入输出电路40不需要选择多个信号中的一部分的信号。由此，可以简化输入输出电路40的结构而减小面积。

注意，在本实施方式中，说明了本发明的一个方式。另外，在其他的实施方式中，将说明本发明的一个方式。注意，本发明的一个方式不局限于这些。换而言之，在本实施方式及其他的实施方式中，记载有各种各样的发明的方式，因此本发明的一个方式不局限于特定的方式。例如，虽然示出将本发明的一个方式应用于存储器的例子，但是本发明的一个方式不局限于此。在一些情况下，或者，根据情况，也可以将本发明的一个方式应用于其他的电路。此外，例如，在一些情况下，或者，根据情况，也可以不将本发明的一个方式应用于存储器。例如，作为本发明的一个方式，示出在沟道形成区中包含氧化物半导体的晶体管的例子，但是本发明的一个方式不局限于此。在一些情况下，或者，根据情况，在本发明的一个方式中，晶体管也可以包含硅、锗、硅锗、碳化硅、砷化镓、砷化铝镓、铟磷、氮化镓或者有机半导体等各种半导体材料。或者，例如，在一些情况下，或者，根据情况，在本发明的一个方式中，晶体管也可以不包含氧化物半导体。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。因此，在本实施方式中描述的内容(或其一部分)可以应用于、组合于或者替换成在该实施方式中描述的其他内容(或其一部分)和/或在一个或多个其他实施方式中描述的内容(或其一部分)。注意，在实施方式中描述的内容是指在各实施方式中利用各种附图说明的内容或在说明书的文章中所记载的内容。另外，通过使在一个实施方式中示出的附图(或其一部分)与该附图的其他部分、在该实施方式中示出的其他附图(或其一部分)和/或在一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多附图。这同样适用于以下实施方式。

实施方式2

在本实施方式中，对本发明的一个方式的存储电路的其他的结构实例进行说明。

图7示出存储电路20的结构实例。图8示出图7所示的存储电路20的俯视图。图7和图8所示的存储电路20与图2A至图2C所示的存储电路20同样地具有存储单元51层叠在读出放大器61上的结构。存储电路20包括开放型单元阵列50。

在图7和8所示的存储电路20中，设置有四个组，各组包括位于第一层的一个读出放大器61以及与该读出放大器61连接的位于第二层的多个存储单元51a及多个存储单元51b。在本发明的一个方式的存储电路20中，上述组的数量也可以为1至3或5以上。

在图7和图8中，设置有多个存储单元51a的区域54a及设置有多个存储单元51b的区域54b重叠于与该多个存储单元51a及多个存储单元51b连接的一个读出放大器61。

在图7和图8中，读出放大器61与布线BLa及布线BLb连接。设置在一个区域54a中的多个存储单元51a都与同一布线BLa连接。设置在一个区域54b中的多个存储单元51b都与同一布线BLb连接。

在四个区域54a中，共同使用多个布线WLa，在四个区域54b中，共同使用多个布线WLb。具体而言，一个布线WLa与四个存储单元51a连接，一个布线WLb与四个存储单元51b连接。

由于图7和图8所示的单元阵列50为开放型，因此布线BLa不与布线WLb交叉，布线BLb不与布线WLa交叉。

另外，各读出放大器61都与布线GBLa及布线GBLb连接。

通过采用上述结构，可以减小存储电路20的面积，而可以增加存储电路20的单位面积的存储容量。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。

实施方式3

在本实施方式中，对本发明的一个方式的存储装置的结构实例进行说明。

图9示出阵列80的结构实例。阵列80包括多个具有存储单元51(未图示)的单元阵列50、多个读出放大器61以及多个具有控制布线WL的电位的功能的行译码器71。

在图9所示的阵列80中，位于第一层的多个读出放大器61具有与位于第二层的单元阵列50重叠的区域。设计者可以任意决定单元阵列50中的存储单元51的个数及具有与单元阵列50重叠的区域的读出放大器61的个数。

行译码器71位于第一层或第二层。行译码器71具有控制与相邻的单元阵列50中的存储单元51连接的布线WL的电位的功能。

接着，图10示出包括图9所示的阵列80及控制阵列80的工作的驱动电路210的存储装置200的结构。

在图10所示的存储装置200中，驱动电路210包括行译码器211、列译码器212、主放大器213、写入电路214及缓冲器215。

行译码器211具有根据指定的地址从图9所示的阵列80中的多个行译码器71中选择一部分的行译码器71的功能。根据被行译码器211选择的行译码器71选择布线WL(未图示)。

列译码器212具有如下功能：在将数据写入时或读出时根据指定的地址选择列方向上的存储单元51。具体而言，列译码器212具有在图5所示的存储电路20中控制布线CSEL的电位的功能。

主放大器213具有为了读出数据而放大布线GBL的电位的功能。主放大器213相当于图1的主放大器30。

写入电路214具有将数据写入指定的地址的存储单元51的功能。具体而言，写入电路214具有在图5所示的存储电路20中根据从外部输入的数据对布线GBL供应电位的功能。

缓冲器215具有控制对存储装置200输入用于驱动电路210或阵列80的驱动的各种信号及写入阵列80的数据的功能。缓冲器215还具有控制从存储装置200输出从阵列80读出的数据的功能。

写入电路214及缓冲器215对应于图1的输入输出电路40。

存储装置200也可以包括能够暂时储存指定的存储单元51的地址的地址缓冲器。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。

实施方式4

在本实施方式中，说明根据本发明的一个方式的半导体装置的截面结构的一个例子。

<结构实例1>

图11示出晶体管301、晶体管302以及电容元件303的截面图。另外，晶体管302可以用于图2C中的晶体管52，电容元件303可以用于图2C中的电容元件53。与晶体管302连接的晶体管301可以用于图5中的晶体管101至109等。此外，图11例示出如下半导体装置的截面结构：在单晶半导体衬底中具有沟道形成区的晶体管301位于第一层中，OS晶体管的晶体管302位于第一层上的第二层中，电容元件303位于第二层上的第三层中的半导体装置。

晶体管301在非晶、微晶、多晶或单晶的硅或锗等的半导体膜或半导体衬底中可以包括沟道形成区。当使用硅薄膜形成晶体管301时，作为该薄膜可以使用：利用等离子体CVD法等气相沉积法或溅射法制造的非晶硅；利用激光退火等处理使非晶硅晶化而形成的多晶硅；通过对单晶硅片注入氢离子等来使表层部剥离而得到的单晶硅；等。

作为形成有晶体管301的半导体衬底310例如可以使用硅衬底、锗衬底、硅锗衬底等。在图11中示出将单晶硅衬底用作半导体衬底310时的例子。

另外，利用元件隔离法使晶体管301电隔离。作为元件隔离法，可以采用硅的局部氧化法(LOCOS法：Local Oxidation of Silicon)、浅沟槽隔离法(STI法：Shallow Trench Isolation)等。在图11中示出利用浅沟槽隔离法使晶体管301电隔离时的例子。具体而言，图11例示出如下情况：在半导体衬底310中利用蚀刻等形成沟槽之后，通过将包含氧化硅等的绝缘物埋入在该沟槽中而形成元件隔离区311，由此使晶体管301元件隔离的情况。

晶体管301包括杂质区312a及杂质区312b。杂质区312a及杂质区312b被用作晶体管301的源极或漏极。

在覆盖晶体管301的绝缘膜321中形成有开口部。在该开口部中形成有与杂质区312a连接的导电层313a、与杂质区312b连接的导电层313b。导电层313a与形成在绝缘膜321上的导电层322a连接，导电层313b与形成在绝缘膜321上的导电层322b连接。

在导电层322a及导电层322b上设置有绝缘膜323，在绝缘膜323中形成有开口部。在该开口部中形成有与导电层322a连接的导电层324。另外，导电层324与形成在绝缘膜323上的导电层325连接。

在导电层325上设置有绝缘膜326，在绝缘膜326中形成有开口部。在该开口部中形成有与导电层325连接的导电层327。另外，导电层327与形成在绝缘膜326上的导电层328连接。

在绝缘膜326上设置有OS晶体管的晶体管302。晶体管302包括：绝缘膜330上的氧化物半导体层341；氧化物半导体层341上的导电层343a及导电层343b；氧化物半导体层341、导电层343a及导电层343b上的绝缘膜344；在绝缘膜344上且包括与氧化物半导体层341重叠的区域的导电层345。导电层343a及导电层343b被用作晶体管302的源电极或漏电极，绝缘膜344被用作晶体管302的栅极绝缘膜，导电层345被用作晶体管302的栅电极。

氧化物半导体层341包括重叠于导电层343a的区域与重叠于导电层345的区域之间的区域342a。另外，氧化物半导体层341包括重叠于导电层343b的区域与重叠于导电层345的区域之间的区域342b。通过将导电层343a、导电层343b及导电层345用作掩模且对区域342a及区域342b添加氩或使氧化物半导体层341具有p型导电性或n型导电性的杂质，可以使区域342a及区域342b的电阻率比氧化物半导体层341中与导电层345重叠的区域低。

在绝缘膜344及导电层345上设置有绝缘膜346及绝缘膜351。在绝缘膜351上设置有导电层352及导电层353。导电层352通过设置在绝缘膜330、绝缘膜344、绝缘膜346及绝缘膜351中的开口部与导电层328连接，且通过设置在绝缘膜344、绝缘膜346及绝缘膜351中的开口部与导电层343a连接。导电层353通过设置在绝缘膜344、绝缘膜346及绝缘膜351中的开口部与导电层343b连接。导电层352被用作实施方式1至3所示的布线BL或使导电层343a与布线BL连接的导电层。

在导电层352及导电层353上设置有绝缘膜354。在绝缘膜354上设置有电容元件303。

电容元件303包括：绝缘膜354上的导电层361；导电层361上的绝缘膜362；隔着绝缘膜362与导电层361重叠的导电层363。在导电层363上设置有绝缘膜364。导电层361通过设置在绝缘膜354的开口部中的导电层355与导电层353连接。导电层361及导电层363被用作电容元件303的电极，绝缘膜362被用作电容元件303的电介质。

在图11所示的半导体装置中，使用作晶体管301的源电极或漏电极的导电层313a与用作晶体管302的源电极或漏电极的导电层343a连接的导电层322a、导电层324、导电层325、导电层327、导电层328、导电层352被用作实施方式1至3中的布线BL。另外，除了上述导电层以外，布线BL也可以包含导电层313a或导电层343a。

在图11中，晶体管302在氧化物半导体层341的至少一个表面包括导电层345即可，也可以包括夹着氧化物半导体层341的一对栅电极。例如，通过在绝缘膜326上形成被用作晶体管302的背栅极的导电层329，可以对晶体管302设置一对栅电极。

另外，图11例示出晶体管302具有单栅极结构的情况，即采用一个沟道形成区对应于一个导电膜345的结构。但是，晶体管302通过包括互相连接的多个栅电极，也可以采用氧化物半导体层341中具有多个沟道形成区的多栅结构。

如上所述，通过层叠晶体管301、晶体管302及电容元件303，可以缩小半导体装置的面积。另外，电容元件303优选包括具有与晶体管302重叠的区域。由此，在充分地确保图2C等中的存储单元51的容量的情况下可以缩小存储单元51的面积。

例如，可以采用导电层361或导电层363与氧化物半导体层341或导电层345重叠的结构。因此，可以进一步缩小存储单元51的面积。

在图11中，例如在将晶体管301的沟道长度设定为65nm，将晶体管302的沟道长度设定为60nm，将电容元件303层叠在晶体管302上的情况下，可以使存储单元51的面积为0.54μm²以下。

<结构实例2>

图12示出与图11不同的半导体装置的截面图。图12与图11的不同之处只在于下面说明的电容元件303的结构，图12的其他结构可以使用图11的结构。

图12所示的电容元件303包括：导电层371；导电层371上的绝缘膜372；隔着绝缘膜372与导电层371重叠的导电层373。在导电层373上设置有绝缘膜374。导电层371及导电层373被用作电容元件303的电极，绝缘膜372被用作电容元件303的电介质。在此，图11中的电容元件303是平面型，而图12中的电容元件303是圆柱型。

导电层371形成在绝缘膜354上及设置于绝缘膜354中的开口部中，且与导电层353连接。因此，导电层371包括与导电层353接触的第一区域、与绝缘膜354的顶面接触的第二区域以及与绝缘膜354的侧面接触的第三区域。绝缘膜372以与导电层371接触的方式设置。

绝缘层373以隔着绝缘膜372与导电层371重叠的方式在绝缘膜354上及设置于绝缘膜354中的开口部中设置。因此，在绝缘膜354上、绝缘膜354的开口部的底部中以及开口部的侧面部中形成有电容。因此，通过使绝缘膜354的厚度大且将开口部形成得深，可以增加电容元件303的容量。

如上所述，通过使电容元件303形成为圆柱型，可以在保持电容元件303的容量的情况下缩小电容元件303的面积。由此，可以进一步缩小图2C等所示的存储单元51的面积。

电容元件303优选包括与晶体管302重叠的区域。例如，可以采用具有导电层371或导电层373与氧化物半导体层341或导电层345重叠的区域的结构。因此，可以进一步缩小存储单元51的面积。

在图12中，例如在将晶体管301的沟道长度设定为65nm，将晶体管302的沟道长度设定为60nm，将电容元件303层叠在晶体管302上的情况下，可以使存储单元51的面积为0.17μm²以下。

<结构实例3>

接着，对包括晶体管302及层叠在晶体管302上的电容元件303的存储单元51的结构进行说明。

图24A示出存储单元51的电路结构的例子。在此示出两个存储单元51。存储单元51包括OS晶体管的晶体管302及电容元件303。各元件及布线的连接关系与图2C所示的连接关系同样，由此省略详细的说明。

在此，彼此相邻的存储单元51共同使用布线BL。另外，存储单元51所包括的电容元件303的一个电极都与布线PL连接。布线PL对应于图11所示的导电层363及图12所示的导电层373。

图24B示出图24A所示的存储单元51的截面图的例子。氧化物半导体层341与布线BL及导电层361连接。在此，彼此相邻的存储单元51共同使用氧化物半导体层341及布线PL。由导电层361及布线PL构成电容元件303，电容元件303层叠在晶体管302上。另外，图24B中的电容元件303是平面型。

可以将设置在晶体管302下的晶体管301用于图5中的晶体管101至109等。因此，可以使用晶体管301形成读出放大器。

图24C示出图24B中的存储单元51的俯视图。在此，将晶体管302的沟道长度设定为60nm，将CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)用于氧化物半导体层341。氧化物半导体层341通过开口部401与布线BL连接，且通过开口部402与电容元件303的导电层361连接。

如图24C所示，在将平面型的电容元件303层叠在晶体管302上的情况下，可以将存储单元51的长度设定为1.32μm和0.41μm，将面积设定为0.54μm²。

另外，图25A示出将图24B中的电容元件303形成为圆柱型的情况下的存储单元51的截面图。氧化物半导体层341与布线BL及导电层371连接。由导电层371及布线PL构成电容元件303，电容元件303层叠在晶体管302上。

图25B示出图25A所示的存储单元51的截面图。氧化物半导体层341通过开口部401与布线BL连接，且通过开口部402与电容元件303的导电层371连接。

如图25B所示，在将圆柱型的电容元件303层叠在晶体管302上的情况下，可以将存储单元51的长度设定为0.57μm和0.3μm，将面积设定为0.17μm²。因此，通过使用圆柱型的电容元件代替平面型的电容元件，可以缩小存储单元51的面积。

<结构实例4>

接着，说明与结构实例3的结构不同的存储单元51的结构实例。

图26A为与图25A同样地将电容元件303形成为圆柱型的情况下的存储单元51的截面图的例子。

氧化物半导体层341与布线BL及导电层371连接。由导电层371及布线PL构成电容元件303，电容元件303层叠在晶体管302上。

在图25A中，在晶体管302及电容元件303下设置有布线BL，但是如图26A所示，也可以将布线BL设置在晶体管302及电容元件303上。另外，图26A示出晶体管302包括背栅极BG的结构。

图26B示出图26A所示的存储单元51的俯视图。氧化物半导体层341通过开口部401与设置在晶体管302及电容元件303上的布线BL连接，且通过开口部402与电容元件303的导电层371连接。另外，图26B示出存储单元51以及存储单元51所包括的半导体层、导电层及布线等的尺寸的一个例子。在此，将晶体管的沟道长度L/沟道宽度W设定为60nm/140nm。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。

实施方式5

在本实施方式中，对可用于本发明的一个方式的OS晶体管的结构实例进行说明。

<结构实例1>

图13A至图13D示出OS晶体管的结构的一个例子。图13A是示出OS晶体管的结构的一个例子的俯视图。图13B为y1-y2之间的截面图，图13C为x1-x2之间的截面图，图13D为x3-x4之间的截面图。在此，有时将y1-y2线的方向称为沟道长度方向，将x1-x2线的方向称为沟道宽度方向。也就是说，图13B示出OS晶体管的沟道长度方向上的截面结构，图13C及图13D示出OS晶体管的沟道宽度方向上的截面结构。注意，为了明确地示出装置结构，在图13A中省略部分构成要素。

图13A至图13D所示的OS晶体管501具有背栅极。OS晶体管501形成在绝缘表面上。在此，OS晶体管501形成在绝缘层511上。绝缘层511形成在衬底510表面上。OS晶体管501被绝缘层514及绝缘层515覆盖。注意，也可以将绝缘层514及515视为OS晶体管501的构成要素。OS晶体管501包括绝缘层512、绝缘层513、氧化物半导体层521、氧化物半导体层522、氧化物半导体层523、导电层530、导电层531、导电层541及导电层542。在此，将氧化物半导体层521、氧化物半导体层522及氧化物半导体层523总称为氧化物半导体层520。

绝缘层513具有被用作栅极绝缘层的区域。导电层530被用作栅电极(第一栅电极)。导电层531被用作背栅极(第二栅电极)。导电层541及导电层542被用作源电极或者漏电极。另外，也可以不设置导电层531(下面也同样)。

如图13B和图13C所示，氧化物半导体层520包括依次层叠氧化物半导体层521、氧化物半导体层522和氧化物半导体层523的区域。绝缘层513覆盖该叠层区域。导电层530隔着绝缘层513与该氧化物半导体层的叠层区域重叠。导电层541及导电层542设置在由氧化物半导体层521及氧化物半导体层522构成的叠层膜上，并都与该叠层膜的顶面及沟道长度方向上的侧面接触。如图13B及图13D所示，导电层541及542还与绝缘层512接触。氧化物半导体层523以覆盖氧化物半导体层521、522及导电层541、542的方式形成。氧化物半导体层523的底面与氧化物半导体层522的顶面接触。

在氧化物半导体层520中，以隔着绝缘层513在沟道宽度方向上围绕氧化物半导体层521至523的叠层区域的方式形成有导电层530(参照图13C)。因此，垂直方向上的栅极电场及横向方向上的栅极电场施加到该叠层区域。在OS晶体管501中，栅极电场是指由施加到导电层531(栅电极层)的电压所形成的电场。通过利用栅极电场，可以电围绕氧化物半导体层521至523的整个叠层部，因此有时沟道形成在氧化物半导体层522整体(块内)。因此，OS晶体管501能够具有较高的通态电流(on-state current)特性。

在本说明书中，将这种能够由栅极电场电围绕半导体的晶体管结构称为“surrounded channel(s-channel，围绕沟道)”结构。OS晶体管501具有s-channel结构。在s-channel结构中，能够使大电流流过晶体管的源极与漏极之间，因此可以增加导通状态下的漏极电流(通态电流)。

通过使OS晶体管501具有s-channel结构，容易由施加到氧化物半导体层522的侧面的栅极电场控制沟道形成区。在导电层530延伸到氧化物半导体层522的下方而面对氧化物半导体层521的侧面的结构中，控制性进一步得到提高，所以是优选的。其结果，可以减少OS晶体管501的亚阈值摆幅值(S值)，由此可以抑制短沟道效应。因此，该结构适用于微型化。

如图13A至图13D所示的OS晶体管501那样，通过采用立体的装置结构的OS晶体管，可以使沟道长度低于100nm。通过进行OS晶体管的微型化，可以减少电路面积。OS晶体管的沟道长度优选低于65nm，更优选为30nm以下或者20nm以下。

将被用作晶体管的栅极的导电体称为栅电极，将被用作晶体管的源极的导电体称为源电极，将被用作晶体管的漏极的导电体称为漏电极，将被用作晶体管的源极的区域称为源区，将被用作晶体管的漏极的区域称为漏区。在本说明书中，有时将栅电极称为栅极，将漏电极或者漏区称为漏极，将源电极或者源区称为源极。

例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。另外，在一个晶体管中，沟道长度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道长度有时不限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。

例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度不一定在所有的区域中成为相同的值。也就是说，一个晶体管的沟道宽度有时不限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。

另外，根据晶体管的结构，有时实际上形成沟道的区域中的沟道宽度(下面称为有效沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为视在沟道宽度)不同。例如，在具有立体结构的晶体管中，有时有效沟道宽度大于晶体管的俯视图所示的视在沟道宽度，而不能忽略其影响。例如，在具有微型且立体结构的晶体管中，有时形成在半导体的侧面上的沟道区域的比例高。在此情况下，实际形成沟道时获得的有效沟道宽度大于俯视图所示的视在沟道宽度。

在本说明书中，在简单地描述为“沟道宽度”时，有时是指视在沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指有效沟道宽度。注意，通过取得截面TEM图像等并对其进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、视在沟道宽度、围绕沟道宽度等的值。

<结构实例2>

图14A至图14D所示的OS晶体管502为OS晶体管501的变形例子。图14A是OS晶体管502的俯视图。图14B为y1-y2之间的截面图，图14C为x1-x2之间的截面图，图14D为x3-x4之间的截面图。注意，为了明确地示出装置结构，在图14A中省略部分构成要素。

图14A至图14D所示的OS晶体管502也与OS晶体管501同样地具有s-channel结构。导电层541及导电层542的形状与OS晶体管501不同。OS晶体管502的导电层541及导电层542由用来形成氧化物半导体层521及氧化物半导体层522的叠层膜的硬掩模形成。因此，导电层541及导电层542不与氧化物半导体层521及氧化物半导体层522的侧面接触(图14D)。

通过如下工序可以形成氧化物半导体层521、522、导电层541、542。形成构成氧化物半导体层521、522的两层氧化物半导体膜。在氧化物半导体膜上形成单层或者叠层的导电膜。通过对该导电膜进行蚀刻来形成硬掩模。通过使用该硬掩模对两层的氧化物半导体膜进行蚀刻，来形成氧化物半导体层521和氧化物半导体层522的叠层膜。接着，通过对硬掩模进行蚀刻，来形成导电层541及导电层542。

<结构实例3、4>

图15A至图15D所示的OS晶体管503为OS晶体管501的变形例子，图16A至图16D所示的OS晶体管504为OS晶体管502的变形例子。在OS晶体管503及OS晶体管504中，以导电层530为掩模对氧化物半导体层523及绝缘层513进行蚀刻。因此，氧化物半导体层523及绝缘层513的端部与导电层530的端部大致对齐。

<结构实例5、6>

图17A至图17D所示的OS晶体管505为OS晶体管501的变形例子，图18A至图18D所示的OS晶体管506为OS晶体管502的变形例子。OS晶体管505及OS晶体管506都在氧化物半导体层523与导电层541之间包括层551，在氧化物半导体层523与导电层542之间包括层552。

层551、552例如可以使用透明导电体、氧化物半导体、氮化物半导体或氧氮化物半导体形成。层551、552可以使用n型氧化物半导体层形成，或者，可以使用其电阻比导电层541、542高的导电体层形成。例如，层551、552可以使用包含铟、锡及氧的层、包含铟及锌的层、包含铟、钨及锌的层、包含锡及锌的层、包含锌及镓的层、包含锌及铝的层、包含锌及氟的层、包含锌及硼的层、包含锡及锑的层、包含锡及氟的层或包含钛及铌的层等。在上面列举的这些层也可以包含氢、碳、氮、硅、锗和氩中的一个或多个。

层551、552也可以具有使可见光线透过的性质。另外，层551、552也可以具有通过反射或吸收可见光线、紫外线、红外线或X射线而不使它们透过的性质。当具有这种性质时，有时可以抑制杂散光导致的晶体管的电特性变动。

作为层551、552，优选使用不在与氧化物半导体层523之间形成肖特基屏障的层。由此，可以提高OS晶体管505、506的导通特性。

作为层551、552，优选使用其电阻比导电层541及导电层542高的层。此外，层551、552的电阻优选比晶体管的沟道电阻低。例如，将层551、552的电阻率设定为0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下即可。通过将层551、552的电阻率设定在上述范围内，可以缓和沟道与漏极之间的边界部的电场集中。因此，可以降低晶体管的电特性变动。此外，也可以降低起因于从漏极产生的电场的穿通电流。因此，也可以在沟道长度短的晶体管中实现良好的饱和特性。注意，在源极和漏极不调换的电路结构中，有时优选只设置层551和层552中的任一个(例如，位于漏极一侧的层)。

<结构实例7>

在图13A至图18D中，被用作第一栅电极的导电层530也可以与被用作第二栅电极的导电层531连接。作为一个例子，图22A至图22D示出在图13A至图13D中导电层530与导电层531连接的结构。

如图22C所示那样，在绝缘层512、绝缘层513中设置有开口部，在该开口部中设置有导电层560。导电层530通过导电层560与导电层531连接。因此，可以使晶体管501的第一栅电极与第二栅电极连接。另外，在图14A至图18D中，与此同样地使用使第一栅电极与第二栅电极连接的结构。

下面，对OS晶体管501至506的构成要素进行说明。

<氧化物半导体层>

氧化物半导体层521至523的半导体材料的典型为In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M为Ga、Y、Zr、La、Ce或Nd)。氧化物半导体层521至523不局限于包含铟的氧化物层。氧化物半导体层521至523例如也可以使用Zn-Sn氧化物层、Ga-Sn氧化物层、Zn-Mg氧化物层等形成。氧化物半导体层522优选使用In-M-Zn氧化物形成。氧化物半导体层521、氧化物半导体层523都可以使用Ga氧化物形成。

对作为氧化物半导体层521至523利用溅射法形成In-M-Zn氧化物膜的情况进行说明。将用来形成氧化物半导体层522的In-M-Zn氧化物的成膜用靶材的金属元素的原子数比设定为In：M：Zn＝x₁：y₁：z₁，将用来形成氧化物半导体层521和氧化物半导体层523的靶材的金属元素的原子数比设定为In：M：Zn＝x₂：y₂：z₂。

当形成氧化物半导体层522时，优选使用x₁/y₁＝1/3以上且6以下或者1以上且6以下，并且，z₁/y₁＝1/3以上且6以下或者1以上且6以下的In-M-Zn氧化物的多晶靶材。通过将z₁/y₁设定为1以上且6以下，容易形成CAAC-OS膜。靶材的金属元素的原子数比的典型例子为In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝2：1：1.5、In：M：Zn＝2：1：2.3、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：4.1等。注意，CAAC-OS是指具有c轴取向的结晶部的氧化物半导体，将在下面进行说明。CAAC-OS膜尤其优选不包含尖晶石型结晶结构。由此可以提高使用CAAC-OS膜的晶体管的电特性及可靠性。

当形成氧化物半导体层521及氧化物半导体层523时，优选使用x₂/y₂＜x₁/y₁，并且，z₂/y₂＝1/3以上且6以下，优选为1以上且6以下的靶材。通过将z₂/y₂设定为1以上且6以下，容易形成CAAC-OS膜。靶材的金属元素的原子数比的典型例子为In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝1：3：8、In：M：Zn＝1：4：4、In：M：Zn＝1：4：5、In：M：Zn＝1：4：6、In：M：Zn＝1：4：7、In：M：Zn＝1：4：8、In：M：Zn＝1：5：5、In：M：Zn＝1：5：6、In：M：Zn＝1：5：7、In：M：Zn＝1：5：8、In：M：Zn＝1：6：8等。

In-M-Zn氧化物膜的原子数比作为误差会包括上述原子数比的±40％的变动。例如，使用In：M：Zn＝4：2：4.1的氧化物靶材形成的氧化物半导体膜所包含的金属元素的原子数比大致为In：M：Zn＝4：2：3。

[能带结构]

接着，参照图19B所示的能带图对由氧化物半导体层521、氧化物半导体层522及氧化物半导体层523的叠层构成的氧化物半导体层520的功能及效果进行说明。图19A为OS晶体管502的沟道区的放大图，为图14B的部分放大图。图19B示出图19A中的虚线z1-z2之间的部分(OS晶体管502的沟道形成区)的能带结构。以下，以OS晶体管502为例子进行说明，但是同样适用于OS晶体管501、503至506。

在图19B中，Ec512、Ec521、Ec522、Ec523、Ec513分别示出绝缘层512、氧化物半导体层521、氧化物半导体层522、氧化物半导体层523、绝缘层513的导带底的能量。

这里，真空能级与导带底之间的能量差(也称为电子亲和势)是真空能级与价带顶之间的能量差(也称为电离电位)减去能隙而得到的值。另外，可以利用光谱椭偏仪(HORIBA JOBIN YVON公司制造的UT-300)测量能隙。此外，真空能级与价带顶之间的能量差可以利用紫外线光电子能谱(UPS：Ultraviolet Photoelectron Spectroscopy)装置(PHI公司制造的VersaProbe)来测量。

使用其原子数比为In:Ga:Zn＝1:3:2的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.5eV，电子亲和势大约为4.5eV。使用其原子数比为In:Ga:Zn＝1:3:4的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.4eV，电子亲和势大约为4.5eV。使用其原子数比为In:Ga:Zn＝1:3:6的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.3eV，电子亲和势大约为4.5eV。使用其原子数比为In:Ga:Zn＝1:6:2的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.9eV，电子亲和势大约为4.3eV。使用其原子数比为In:Ga:Zn＝1:6:8的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.5eV，电子亲和势大约为4.4eV。使用其原子数比为In:Ga:Zn＝1:6:10的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.5eV，电子亲和势大约为4.5eV。使用其原子数比为In:Ga:Zn＝1:1:1的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为3.2eV，电子亲和势大约为4.7eV。使用其原子数比为In:Ga:Zn＝3:1:2的溅射靶材形成的In-Ga-Zn氧化物的能隙大约为2.8eV，电子亲和势大约为5.0eV。

因为绝缘层512和绝缘层513是绝缘体，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近于真空能级(电子亲和势小)。

另外，Ec521比Ec522更接近于真空能级。具体而言，Ec521优选比Ec522更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。

此外，Ec523比Ec522更接近于真空能级。具体而言，Ec523优选比Ec522更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。

另外，因为在氧化物半导体层521与氧化物半导体层522的界面附近以及氧化物半导体层522与氧化物半导体层523的界面附近形成混合区域，所以导带底的能量连续地变化。就是说，在这些界面不存在能级或者几乎不存在能级。

因此，在具有该能带结构的叠层结构中，电子主要在氧化物半导体层522中移动。由此，即使在氧化物半导体层521与绝缘层512的界面或者氧化物半导体层523与绝缘层513的界面存在有能级，该能级也几乎不会影响到电子的移动。另外，因为在氧化物半导体层521与氧化物半导体层522的界面以及氧化物半导体层523与氧化物半导体层522的界面不存在能级或者几乎不存在能级，所以在该区域中不会阻碍电子的移动。因此，具有上述氧化物半导体的叠层结构的OS晶体管502可以实现高场效应迁移率。

此外，如图19B所示，虽然在氧化物半导体层521与绝缘层512的界面以及氧化物半导体层523与绝缘层513的界面附近有可能形成起因于杂质或缺陷的陷阱能级Et502，但是由于氧化物半导体层521及氧化物半导体层523的存在，可以使氧化物半导体层522远离该陷阱能级。

在OS晶体管502中，在沟道宽度方向上氧化物半导体层522的顶面及侧面接触于氧化物半导体层523，氧化物半导体层522的底面接触于氧化物半导体层521(参照图14C)。如此，通过采用由氧化物半导体层521和氧化物半导体层523覆盖氧化物半导体层522的结构，可以进一步减少上述陷阱能级的影响。

注意，当Ec521或Ec523与Ec522的能量差小时，有时氧化物半导体层522的电子越过该能量差到达陷阱能级。在电子被陷阱能级俘获时，在绝缘膜的界面产生固定负电荷，导致晶体管的阈值电压漂移到正方向。

因此，通过将Ec521与Ec522的能量差以及Ec523与Ec522的能量差都设定为0.1eV以上，优选为0.15eV以上，晶体管的阈值电压的变动得到抑制，从而可以使晶体管的电特性良好，所以是优选的。

另外，氧化物半导体层521及氧化物半导体层523的带隙优选宽于氧化物半导体层522的带隙。

例如，氧化物半导体层521及氧化物半导体层523可以使用如下材料：包含Ga、Y、Zr、La、Ce或Nd且该元素的原子数比高于氧化物半导体层522的材料。具体而言，上述元素的原子数比为氧化物半导体层522的1.5倍以上，优选为2倍以上，更优选为3倍以上。上述元素与氧坚固地键合，所以具有抑制在氧化物半导体中产生氧缺损的功能。由此可说，与氧化物半导体层522相比，在氧化物半导体层521及氧化物半导体层523中不容易产生氧缺损。

当氧化物半导体层521、氧化物半导体层522及氧化物半导体层523为至少包含铟、锌及M(M为Ga、Y、Zr、La、Ce或Nd)的In-M-Zn氧化物，且氧化物半导体层521的原子数比为In:M:Zn＝x₁:y₁:z₁，氧化物半导体层522的原子数比为In:M:Zn＝x₂:y₂:z₂，氧化物半导体层523的原子数比为In:M:Zn＝x₃:y₃:z₃时，y₁/x₁及y₃/x₃优选大于y₂/x₂。y₁/x₁及y₃/x₃为y₂/x₂的1.5倍以上，优选为2倍以上，更优选为3倍以上。此时，在氧化物半导体层522中，在y₂为x₂以上的情况下，能够使晶体管的电特性变得稳定。注意，在y₂为x₂的3倍以上的情况下，晶体管的场效应迁移率降低，因此y₂优选小于x₂的3倍。

满足上述条件的In-M-Zn氧化物膜可以使用具有上述金属元素的原子数比的In-M-Zn氧化物靶材形成。

氧化物半导体层521及氧化物半导体层523中的除了Zn及O之外的In与M的原子百分比优选为：In的比率低于50atomic％且M的比率高于50atomic％，更优选为：In的比率低于25atomic％且M的比率高于75atomic％。另外，氧化物半导体层522中的除了Zn及O之外的In与M的原子百分比优选为：In的比率高于25atomic％且M的比率低于75atomic％，更优选为：In的比率高于34atomic％且M的比率低于66atomic％。

有时氧化物半导体层521和氧化物半导体层523的至少一个也可以不包含铟。例如，可以使用氧化镓膜形成氧化物半导体层521和/或氧化物半导体层523。

氧化物半导体层521及氧化物半导体层523的厚度为3nm以上且100nm以下，优选为3nm以上且50nm以下。氧化物半导体层522的厚度为3nm以上且200nm以下，优选为3nm以上且100nm以下，更优选为3nm以上且50nm以下。氧化物半导体层523优选比氧化物半导体层521及氧化物半导体层522薄。

为了对其沟道形成在氧化物半导体中的OS晶体管赋予稳定的电特性，通过降低氧化物半导体中的杂质浓度，来使氧化物半导体成为本征或实质上本征是有效的。在此，“实质上本征”是指氧化物半导体的载流子密度低于1×10¹⁷/cm³，优选低于1×10¹⁵/cm³，更优选低于1×10¹³/cm³。

此外，对氧化物半导体来说，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮引起施主能级的形成，而增高载流子密度。此外，硅引起氧化物半导体中的杂质能级的形成。该杂质能级成为陷阱，有可能使晶体管的电特性劣化。因此，优选降低氧化物半导体层521、氧化物半导体层522及氧化物半导体层523中或各界面的杂质浓度。

为了使氧化物半导体成为本征或实质上本征，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的通过SIMS(Secondary Ion Mass Spectrometry：二次离子质谱)分析测定出的硅浓度低于1×10¹⁹atoms/cm³，优选低于5×10¹⁸atoms/cm³，更优选低于1×10¹⁸atoms/cm³。此外，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的氢浓度为2×10²⁰atoms/cm³以下，优选为5×10¹⁹atoms/cm³以下，更优选为1×10¹⁹atoms/cm³以下，进一步优选为5×10¹⁸atoms/cm³以下。此外，例如使氧化物半导体的某个深度或氧化物半导体的某个区域中的氮浓度低于5×10¹⁹atoms/cm³，优选为5×10¹⁸atoms/cm³以下，更优选为1×10¹⁸atoms/cm³以下，进一步优选为5×10¹⁷atoms/cm³以下。

此外，当氧化物半导体包含结晶时，如果以高浓度包含硅或碳，氧化物半导体的结晶性则有可能降低。为了防止氧化物半导体的结晶性的降低，例如在氧化物半导体的某个深度或氧化物半导体的某个区域中包含硅浓度低于1×10¹⁹atoms/cm³，优选低于5×10¹⁸atoms/cm³，更优选低于1×10¹⁸atoms/cm³的部分即可。此外，例如在氧化物半导体的某个深度或氧化物半导体的某个区域中包含碳浓度低于1×10¹⁹atoms/cm³，优选低于5×10¹⁸atoms/cm³，更优选低于1×10¹⁸atoms/cm³的部分即可。

此外，将如上述那样的被高纯度化了的氧化物半导体用于沟道形成区的晶体管的关态电流极小。例如，可以使源极与漏极之间的电压为0.1V、5V或10V左右时的以晶体管的沟道宽度归一化的关态电流降低到几yA/μm至几zA/μm。

[关态电流]

在本说明书中，在没有特别的说明的情况下，关态电流是指晶体管处于关闭状态(也称为非导通状态、遮断状态)的漏极电流。在没有特别的说明的情况下，在n沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs低于阈值电压Vth的状态，在p沟道晶体管中，关闭状态是指栅极与源极间的电压Vgs高于阈值电压Vth的状态。例如，n沟道晶体管的关态电流有时是指栅极与源极间的电压Vgs低于阈值电压Vth时的漏极电流。

晶体管的关态电流有时取决于Vgs。因此，当存在使晶体管的关态电流成为I以下的Vgs时，有时称该晶体管的关态电流为I以下。晶体管的关态电流有时是指：当Vgs为预定的值时的关态电流；当Vgs为预定的范围内的值时的关态电流；或者当Vgs为能够获得充分低的关态电流的值时的关态电流。

作为一个例子，设想一种n沟道晶体管，该n沟道晶体管的阈值电压Vth为0.5V，Vgs为0.5V时的漏极电流为1×10^-9A，Vgs为0.1V时的漏极电流为1×10^-13A，Vgs为-0.5V时的漏极电流为1×10^-19A，Vgs为-0.8V时的漏极电流为1×10^-22A。在Vgs为-0.5V时或在Vgs为-0.5V至-0.8V的范围内，该晶体管的漏极电流为1×10^-19A以下，所以有时称该晶体管的关态电流为1×10^-19A以下。由于存在使该晶体管的漏极电流成为1×10^-22A以下的Vgs，因此有时称该晶体管的关态电流为1×10^-22A以下。

在本说明书中，有时以每沟道宽度W的电流值表示具有沟道宽度W的晶体管的关态电流。另外，有时以每预定的沟道宽度(例如1μm)的电流值表示具有沟道宽度W的晶体管的关态电流。在为后者时，关态电流的单位有时以电流/长度(例如，A/μm)表示。

晶体管的关态电流有时取决于温度。在本说明书中，在没有特别的说明的情况下，关态电流有时表示在室温、60℃、85℃、95℃或125℃下的关态电流。或者，有时表示在保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下的关态电流。在室温、60℃、85℃、95℃、125℃、保证包括该晶体管的半导体装置等的可靠性的温度下或者在包括该晶体管的半导体装置等被使用的温度(例如，5℃至35℃中的任一温度)下，当存在使晶体管的关态电流成为I以下的Vgs时，有时称该晶体管的关态电流为I以下。

晶体管的关态电流有时取决于漏极与源极间的电压Vds。在本说明书中，在没有特别的说明的情况下，关态电流有时表示Vds的绝对值为0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V时的关态电流。或者，有时表示保证包括该晶体管的半导体装置等的可靠性的Vds时或者包括该晶体管的半导体装置等所使用的Vds时的关态电流。当在Vds为预定的值的情况下存在使晶体管的关态电流成为I以下的Vgs时，有时称该晶体管的关态电流为I以下。在此，例如，预定的值是指：0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保证包括该晶体管的半导体装置等的可靠性的Vds的值或包括该晶体管的半导体装置等被使用的Vds的值。

在上述关态电流的说明中，可以将漏极换称为源极。也就是说，关态电流有时指晶体管处于关闭状态时的流过源极的电流。

在本说明书中，有时将关态电流记作泄漏电流。

在本说明书中，关态电流例如有时指当晶体管处于关闭状态时流在源极与漏极间的电流。

[氧化物半导体膜的晶体结构]

下面，对构成氧化物半导体层520的氧化物半导体膜进行说明。在本说明书中，六方晶系包括三方晶系和菱方晶系。

氧化物半导体膜可以大致分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜是指CAAC-OS膜、多晶氧化物半导体膜、微晶氧化物半导体膜以及非晶氧化物半导体膜等。

<CAAC-OS膜>

CAAC-OS膜是包含呈c轴取向的多个结晶部的氧化物半导体膜之一。

根据利用透射电子显微镜(TEM：Transmission Electron Microscope)观察CAAC-OS膜的亮视场像及衍射图案的复合分析图像(也称为高分辨率TEM图像)，可以观察到多个结晶部。但是，在高分辨率TEM图像中观察不到结晶部与结晶部之间的明确的边界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。

根据从大致平行于样品面的方向观察的CAAC-OS膜的高分辨率截面TEM图像可知在结晶部中金属原子排列为层状。各金属原子层具有反映了形成有CAAC-OS膜的面(也称为被形成面)或CAAC-OS膜的顶面的凸凹的形状并以平行于CAAC-OS膜的被形成面或CAAC-OS膜的顶面的方式排列。

另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的高分辨率平面TEM图像可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。

使用X射线衍射(XRD：X-Ray Diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane(面外)法分析包括InGaZnO₄结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时会出现峰值。由于该峰值来源于InGaZnO₄结晶的(009)面，由此可知CAAC-OS膜中的结晶具有c轴取向性，并且c轴朝向大致垂直于CAAC-OS膜的被形成面或顶面的方向。

当利用out-of-plane法分析包括InGaZnO₄结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，有时还在2θ为36°附近观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不呈c轴取向性的结晶。优选的是，在CAAC-OS膜中在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。

CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是指氢、碳、硅、过渡金属元素等氧化物半导体膜的主要成分以外的元素。尤其是，硅等元素因为其与氧的结合力比构成氧化物半导体膜的金属元素与氧的结合力更强而成为因从氧化物半导体膜夺取氧而打乱氧化物半导体膜的原子排列使得结晶性降低的主要因素。此外，铁或镍等重金属、氩、二氧化碳等因为其原子半径(分子半径)大而在包含在氧化物半导体膜内部时成为打乱氧化物半导体膜的原子排列使得结晶性降低的主要因素。注意，包含在氧化物半导体膜中的杂质有时成为载流子陷阱或载流子发生源。

此外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺损有时成为载流子陷阱或者通过俘获氢而成为载流子发生源。

将杂质浓度低且缺陷态密度低(氧缺损少)的状态称为“高纯度本征”或“实质上高纯度本征”。高纯度本征或实质上高纯度本征的氧化物半导体膜具有较少的载流子发生源，因此可以具有较低的载流子密度。因此，使用该氧化物半导体膜的晶体管很少具有负阈值电压的电特性(也称为常导通特性)。此外，高纯度本征或实质上高纯度本征的氧化物半导体膜具有较少的载流子陷阱。因此，使用该氧化物半导体膜的晶体管的电特性变动小，而成为高可靠性的晶体管。此外，被氧化物半导体膜的载流子陷阱俘获的电荷到被释放需要长时间，有时像固定电荷那样动作。因此，使用杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管的电特性有时不稳定。

此外，在使用CAAC-OS膜的OS晶体管中，起因于可见光或紫外光的照射的电特性的变动小。

<微晶氧化物半导体膜>

在微晶氧化物半导体膜的高分辨率TEM图像中有观察到结晶部的区域及观察不到明确的结晶部的区域。包含在微晶氧化物半导体膜中的结晶部的尺寸大多为1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体)膜。另外，例如在nc-OS膜的高分辨率TEM图像中，有时观察不到明确的晶界。

nc-OS膜在微小区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中其原子排列具有周期性。另外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体上观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过利用使用其束径比结晶部大的X射线的out-of-plane法对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。此外，在对nc-OS膜进行使用其束径比结晶部大(例如，50nm以上)的电子射线的电子衍射(选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于结晶部或者比结晶部小的电子射线的纳米束电子衍射时，观察到斑点。另外，在nc-OS膜的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。而且，在nc-OS膜的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。

nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜。因此，nc-OS膜的缺陷态密度比非晶氧化物半导体膜低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。

<非晶氧化物半导体膜>

非晶氧化物半导体膜是具有无序的原子排列并不具有结晶部的氧化物半导体膜。其一个例子为具有如石英那样的无定形状态的氧化物半导体膜。

在非晶氧化物半导体膜的高分辨率TEM图像中，观察不到结晶部。使用XRD装置对非晶氧化物半导体膜进行结构分析。当利用out-of-plane法分析时，检测不到表示结晶面的峰值。另外，在非晶氧化物半导体膜的电子衍射图案中，观察到光晕图案。另外，在非晶氧化物半导体膜的纳米束电子衍射图案中，观察不到斑点，而观察到光晕图案。

氧化物半导体膜有时具有呈现nc-OS膜与非晶氧化物半导体膜之间的物性的结构。将具有这种结构的氧化物半导体膜特别称为amorphous-like(类非晶)氧化物半导体(a-like OS：amorphous-like Oxide Semiconductor)膜。

在a-like OS膜的高分辨率TEM图像中，有时观察到空洞(也称为空隙)。此外，在a-like OS膜的高分辨率TEM图像中，有明确地确认到结晶部的区域及确认不到结晶部的区域。a-like OS膜有时因TEM观察时的微量的电子照射而产生晶化，由此观察到结晶部的生长。另一方面，在良好的nc-OS膜中，几乎观察不到因TEM观察时的微量的电子照射而产生的晶化。

此外，a-like OS膜及nc-OS膜的结晶部的尺寸的测量可以使用高分辨率TEM图像进行。例如，InGaZnO₄结晶具有层状结构，在In-O层之间具有两个Ga-Zn-O层。InGaZnO₄结晶的单位晶格具有三个In-O层和六个Ga-Zn-O层的一共九个层在c轴方向上重叠为层状的结构。因此，这些彼此相邻的层之间的间隔与(009)面的晶格表面间隔(也称为d值)大致相等，从晶体结构分析求出其值，即0.29nm。因此，着眼于高分辨率TEM图像的晶格条纹，在晶格条纹的间隔为0.28nm以上且0.30nm以下的区域中，每个晶格条纹都对应于InGaZnO₄结晶的a-b面。

有时氧化物半导体膜的膜密度因结构而不同。例如，当知道某个氧化物半导体膜的组成时，通过与具有相同组成的单晶氧化物半导体膜的膜密度进行比较，可以推测出该氧化物半导体膜的结构。例如，a-like OS膜的密度为单晶氧化物半导体膜的膜密度的78.6％以上且小于92.3％。例如，nc-OS膜的膜密度和CAAC-OS膜的膜密度为单晶氧化物半导体膜的膜密度的92.3％以上且小于100％。注意，形成其密度小于单晶氧化物半导体膜的膜密度的78％的氧化物半导体膜是很困难的。

使用具体例子对上述内容进行说明。例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，具有菱方晶系结构的单晶InGaZnO₄的膜密度为6.357g/cm³。因此，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，a-like OS膜的膜密度为5.0g/cm³以上且小于5.9g/cm³。另外，例如，在原子个数比满足In:Ga:Zn＝1:1:1的氧化物半导体膜中，nc-OS膜的膜密度和CAAC-OS膜的膜密度为5.9g/cm³以上且小于6.3g/cm³。

注意，有时不存在相同组成的单晶氧化物半导体膜。此时，通过以任意比例组合组成不同的单晶氧化物半导体膜，可以算出相当于所希望的组成的单晶氧化物半导体膜的密度。例如，通过考虑组成不同的单晶氧化物半导体膜的组合比例算出加权平均，可以获得所希望的组成的单晶氧化物半导体膜的密度。注意，优选尽可能以少的所组合的单晶氧化物半导体膜的种类来计算膜密度。

注意，氧化物半导体膜例如可以是包括非晶氧化物半导体膜、a-like OS膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。

<衬底>

衬底510不局限于简单的支撑材料，也可以是形成有晶体管等其他装置的衬底。此时，OS晶体管501的导电层530、导电层541和导电层542中的任一个也可以与上述其它装置电连接。

<基底绝缘膜>

绝缘层511具有防止杂质从衬底510扩散的功能。绝缘层512优选具有对氧化物半导体层520供应氧的功能。因此，绝缘层512优选包含氧，更优选包含比化学计量比多的氧。例如，绝缘层512为在利用热脱附谱分析法(TDS：Thermal Desorption Spectroscopy)时膜的表面温度为100℃以上且700℃以下或100℃以上且500℃以下的范围中的氧分子的释放量为1.0×10¹⁸[分子/cm³]以上的膜。当衬底510是形成有其他装置的衬底时，优选利用CMP(Chemical Mechanical Polishing：化学机械抛光)法等对绝缘层511进行平坦化处理，以使其表面平坦。

绝缘层511、512可以使用氧化铝、氧氮化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪及氧化钽、氮化硅、氮氧化硅、氮氧化铝等绝缘材料或者它们的混合材料形成。注意，在本说明书中，氧氮化物是指氧含量大于氮含量的材料，氮氧化物是指氮含量大于氧含量的材料。

<栅电极>

导电层530优选单独使用铜(Cu)、钨(W)、钼(Mo)、金(Au)、铝(Al)、锰(Mn)、钛(Ti)、钽(Ta)、镍(Ni)、铬(Cr)、铅(Pb)、锡(Sn)、铁(Fe)、钴(Co)、钌(Ru)、铱(Ir)、锶(Sr)、铂(Pt)的低电阻材料，或者使用合金或以它们为主要成分的化合物形成。

导电层530可以具有单层结构或者两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构以及依次层叠钛膜、铝膜和钛膜的三层结构、Cu-Mn合金膜的单层结构、在Cu-Mn合金膜上层叠Cu膜的两层结构、依次层叠Cu-Mn合金膜、Cu膜和Cu-Mn合金膜的三层结构等。尤其是Cu-Mn合金膜具有较低的电阻，且在与包含氧的绝缘膜的界面形成氧化锰以防止Cu的扩散，所以是优选的。

导电层530也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。也可以采用上述透光导电材料与上述金属元素的叠层结构。

在此，如晶体管501至506那样，当某晶体管T包括其间夹有半导体膜的一对栅极时，也可以对其中一个栅极供应信号A，并对另一个栅极供应固定电位Vb。

信号A例如为用来控制导通状态/非导通状态的信号。信号A也可以为具有电位V1或者电位V2(V1＞V2)的两种电位的数字信号。例如，可以将电位V1设定为高电源电位且将电位V2设定为低电源电位。信号A也可以为模拟信号。

固定电位Vb例如为用来控制晶体管T的阈值电压VthA的电位。固定电位Vb可以为电位V1或者电位V2。此时，不需要另行设置用来生成固定电位Vb的电位发生电路，所以是优选的。固定电位Vb也可以为与电位V1或者电位V2不同的电位。通过降低固定电位Vb，有时可以提高阈值电压VthA。其结果，有时可以降低栅极与源极之间的电压Vgs为0V时的漏极电流，而可以降低包括晶体管T的电路的泄漏电流。例如，可以使固定电位Vb低于低电源电位。通过提高固定电位Vb，有时可以降低阈值电压VthA。其结果，有时可以提高栅极与源极之间的电压Vgs为VDD时的漏极电流，而可以提高包括晶体管T的电路的工作速度。例如，可以使固定电位Vb高于低电源电位。

另外，信号A也可以被供应到晶体管T的一个栅极，信号B也可以被供应到另一个栅极。信号B例如为用来控制晶体管T的导通状态/非导通状态的信号。信号B也可以为具有电位V3或者电位V4(V3＞V4)的两种电位的数字信号。例如，可以将电位V3设定为高电源电位且将电位V4设定为低电源电位。信号B也可以为模拟信号。

在信号A与信号B都是数字信号的情况下，信号B也可以为与信号A具有相同数字值的信号。此时，有时可以增加晶体管T的通态电流，而可以提高包括晶体管T的电路的工作速度。此时，信号A的电位V1也可以与信号B的电位V3不同。信号A的电位V2也可以与信号B的电位V4不同。例如，当对应于被输入信号B的栅极的栅极绝缘膜的厚度大于对应于被输入信号A的栅极的栅极绝缘膜时，可以使信号B的电位振幅(V3-V4)大于信号A的电位振幅(V1-V2)。由此，有时可以使信号A及信号B对晶体管T的导通状态或非导通状态造成的影响大致相同。

在信号A与信号B都是数字信号的情况下，信号B也可以为与信号A具有不同数字值的信号。此时，有时可以分别利用信号A及信号B控制晶体管T，而可以实现更高的功能。例如，当晶体管T为n沟道晶体管时，在仅在信号A为电位V1且信号B为电位V3时该晶体管处于导通状态的情况下或者在仅在信号A为电位V2且信号B为电位V4时该晶体管处于非导通状态的情况下，有时可以由一个晶体管实现NAND电路或NOR电路等的功能。另外，信号B也可以为用来控制阈值电压VthA的信号。例如，信号B也可以在包括晶体管T的电路工作期间与在该电路不工作期间具有不同电位。信号B也可以根据电路的工作模式具有不同电位。此时，信号B有可能没有信号A那么频繁地切换电位。

在信号A与信号B都是模拟信号的情况下，信号B也可以为与信号A具有相同电位的模拟信号、用常数乘以信号A的电位而得的模拟信号、或者将常数加到信号A的电位或从信号A的电位减去常数而得的模拟信号等。此时，有时可以通过增加晶体管T的通态电流，而提高包括晶体管T的电路的工作速度。信号B也可以为与信号A不同的模拟信号。此时，有时可以分别利用信号A及信号B控制晶体管T，而可以实现更高的功能。

也可以使信号A为数字信号且使信号B为模拟信号。也可以使信号A为数字信号且使信号B为模拟信号。

另外，固定电位Va也可以被供应到晶体管T的一个栅极，固定电位Vb也可以被供应到另一个栅极。当对晶体管T的两个栅极供应固定电位时，有时可以将晶体管T用作相当于电阻元件的元件。例如，当晶体管T为n沟道晶体管时，通过提高(降低)固定电位Va或固定电位Vb，有时可以降低(提高)晶体管的有效电阻。通过提高(降低)固定电位Va及固定电位Vb的双方，有时可以获得比只具有一个栅极的晶体管低(高)的有效电阻。

<栅极绝缘层>

绝缘层513使用具有单层结构或者叠层结构的绝缘膜形成。绝缘层513可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。绝缘层513也可以是上述材料的叠层。另外，绝缘层513也可以包含镧(La)、氮、锆(Zr)等作为杂质。绝缘层511也可以与绝缘层513同样地形成。绝缘层513例如包含氧、氮、硅、铪等。具体而言，优选包含氧化铪及氧化硅或者氧化铪及氧氮化硅。

氧化铪的相对介电常数比氧化硅或氧氮化硅高。因此，通过使用氧化铪，与使用氧化硅的情况相比，可以使绝缘层513的厚度厚，因此可以减少隧道电流引起的泄漏电流。就是说，可以实现关态电流小的晶体管。再者，具有晶体结构的氧化铪的相对介电常数比具有非晶结构的氧化铪高。因此，为了形成关态电流小的晶体管，优选使用具有晶体结构的氧化铪。作为晶体结构的例子，可以举出单斜晶结构或立方体晶结构等。注意，本发明的一个方式不局限于此。

<源电极、漏电极、背栅极>

导电层541、导电层542及导电层531也可以与导电层530同样地形成。Cu-Mn合金膜具有较低的电阻，通过在与氧化物半导体层520的界面形成氧化锰以防止Cu的扩散，因此，优选将Cu-Mn合金膜用于导电层541及导电层542。

<保护绝缘膜>

绝缘层514优选具有能够阻挡氧、氢、水、碱金属、碱土金属等的功能。通过设置绝缘层514，能够防止氧从氧化物半导体层520扩散到外部并能够抑制氢、水等从外部侵入氧化物半导体层520中。作为绝缘层514，例如可以使用氮化物绝缘膜。作为该氮化物绝缘膜，有氮化硅、氮氧化硅、氮化铝、氮氧化铝等。另外，也可以设置对氧、氢、水等具有阻挡效果的氧化物绝缘膜代替对氧、氢、水、碱金属、碱土金属等具有阻挡效果的氮化物绝缘膜。作为对氧、氢、水等具有阻挡效果的氧化物绝缘膜，有氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。

氧化铝膜的不使氢、水分等杂质以及氧透过的阻挡效果高，因此氧化铝膜适用于绝缘层514。因此，在晶体管的制造工序中及制造晶体管之后，将氧化铝膜适合用作具有如下效果的保护膜：防止导致晶体管的电特性变动的氢、水分等杂质向氧化物半导体层520混入；防止氧化物半导体层520的主要成分的氧从氧化物半导体释放出；防止氧的从绝缘层512的不必要的释放。也可以将包含于氧化铝膜中的氧扩散到氧化物半导体中。

<层间绝缘膜>

在绝缘层514上优选形成有绝缘层515。绝缘层515可以使用单层结构或者叠层结构的绝缘膜形成。作为该绝缘膜可以使用包含氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪及氧化钽中的一种以上的绝缘膜。

<成膜方法>

作为构成半导体装置的绝缘膜、导电膜及半导体膜等的成膜方法的典型例子，有溅射法、等离子体CVD法。也可以使用其他方法，例如热CVD法。作为热CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有机金属化学气相沉积)法或ALD(Atomic Layer Deposition：原子层沉积)法。

由于热CVD法是不使用等离子体的成膜方法，因此具有不产生因等离子体损伤所引起的缺陷的优点。在热CVD法中，将处理室内的压力设定为大气压或减压，将源气体及氧化剂同时供应到处理室内，使其在衬底附近或在衬底上发生反应而沉积在衬底上。

另外，可以利用ALD法进行成膜，其中将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，并且按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内，为了防止多种源气体混合，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体被用作载流子气体，另外，可以在引入第二源气体的同时引入惰性气体。另外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体附着到衬底表面以形成第一单原子层，之后引入的第二源气体与该第一单原子层起反应，由此第二单原子层层叠在第一单原子层上以形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于形成微型FET。

利用MOCVD法或ALD法等热CVD法可以形成以上所示的实施方式所公开的导电膜或半导体膜，例如，当形成InGaZnO_X(X>0)膜时，使用三甲基铟、三甲基镓及二甲基锌。另外，三甲基铟的化学式为(CH₃)₃In。另外，三甲基镓的化学式为(CH₃)₃Ga。另外，二甲基锌的化学式为Zn(CH₃)₂。另外，不局限于上述组合，也可以使用三乙基镓(化学式为(C₂H₅)₃Ga)来代替三甲基镓，使用二乙基锌(化学式为Zn(C₂H₅)₂)来代替二甲基锌。

例如，在使用利用ALD法的成膜装置形成钨膜时，依次反复引入WF₆气体和B₂H₆气体形成初始钨膜，然后使用WF₆气体和H₂气体形成钨膜。注意，也可以使用SiH₄气体代替B₂H₆气体。

例如，在使用利用ALD的成膜装置形成氧化物半导体膜如InGaZnO_X(X＞0)膜时，依次反复引入In(CH₃)₃气体和O₃气体形成InO₂层，然后使用Ga(CH₃)₃气体和O₃气体形成GaO层，之后使用Zn(CH₃)₂气体和O₃气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以混合这些气体来形成混合化合物层如InGaO₂层、InZnO₂层、GaInO层、ZnInO层、GaZnO层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得来的H₂O气体来代替O₃气体，但优选使用不含有H的O₃气体。还可以使用In(C₂H₅)₃气体代替In(CH₃)₃气体。还可以使用Ga(C₂H₅)₃气体代替Ga(CH₃)₃气体。另外，也可以使用Zn(CH₃)₂气体。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。

实施方式6

在本实施方式中，参照图20A至图20F及图23A和图23B说明将上述实施方式所说明的半导体装置或存储电路应用于电子构件的例子及具备该电子构件的电子设备的例子。

在图23A中，说明将上述实施方式所说明的半导体装置或存储电路应用于电子构件的例子。注意，电子构件也被称为半导体封装或IC用封装。该电子构件根据端子取出方向或端子的形状具有不同规格和名称。在本实施方式中，说明其一个例子。

通过在组装工序(后工序)中组合多个能够装卸在印刷电路板上的构件，完成由上述实施方式所示的晶体管构成的电路部。

后工序可以经过进行图23A所示的工序完成。具体而言，在由前工序得到的元件衬底完成(步骤S1)之后，研磨衬底的背面(步骤S2)。通过在此阶段使衬底薄膜化，可以减少在前工序中产生的衬底的翘曲等，而实现构件的小型化。

研磨衬底的背面且进行将衬底分成多个芯片的切割(dicing)工序。并且，进行将被切割的各芯片安装于引线框架上并实现接合的芯片接合(die bonding)工序(步骤S3)。该芯片接合工序中的芯片与引线框架的粘接可以根据产品适当地选择合适的方法，如利用树脂的粘接或利用胶带的粘接等。另外，在芯片接合工序中，也可以将各芯片安装于插入物(interposer)上而实现接合。

接着，进行将引线框架的引线与芯片上的电极通过金属细线(wire)电连接的引线接合(wire bonding)(步骤S4)。作为金属细线可以使用银线或金线。此外，引线接合可以使用球接合(ball bonding)或楔接合(wedge bonding)。

对进行了引线接合后的芯片实施由环氧树脂等密封的模塑(molding)工序(步骤S5)。通过进行模塑工序，使电子构件的内部被树脂填充，可以降低安装于电子构件内部的电路部及金属细线会接收机械外力所导致的损伤，还可以降低因水分或灰尘而导致的特性劣化。

接着，对引线框架的引线进行电镀处理。并且对引线进行切断及成型加工(步骤S6)。通过该电镀处理可以防止引线生锈，而在之后将引线安装于印刷电路板时，可以更加确实地进行焊接。

接着，对封装表面实施印记处理(marking)(步骤S7)。并且通过最终的检验工序(步骤S8)完成电子构件(步骤S9)。

上面说明的电子构件可以包括上述实施方式所说明的半导体装置或存储电路。因此，可以实现功耗低的电子构件。

图23B示出完成的电子构件的透视示意图。在图23B中，作为电子构件的一个例子，示出QFP(Quad Flat Package：四侧引脚扁平封装)的透视示意图。图23B所示的电子构件1700包括引线1701及电路部1703。图23B所示的电子构件1700例如安装于印刷电路板1702。通过组合多个这样的电子构件1700并使其在印刷电路板1702上彼此电连接，可以安装于电子设备的内部。完成的电路板1704设置于电子设备等的内部。

根据本发明的一个方式的半导体装置、存储电路及电子构件可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够播放记录媒体如DVD(Digital Versatile Disc：数字通用磁盘)等并具有可以显示其图像的显示器的装置)。另外，作为可以使用根据本发明的一个方式的半导体装置的电子设备，可以举出移动电话、包括便携式游戏机的游戏机、便携式信息终端、电子书阅读器、视频摄像机、数码相机等影像拍摄装置、护目镜型显示器(头部安装显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)、自动售货机以及医疗设备等。在图20A至图20F中示出这些电子设备的具体例子。

图20A示出一种便携式游戏机，该便携式游戏机包括框体5001、框体5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007以及触屏笔5008等。可以将根据本发明的一个方式的半导体装置用于便携式游戏机的各种集成电路。注意，虽然图20A所示的便携式游戏机包括两个显示部即显示部5003和显示部5004，但是便携式游戏机所具有的显示部的数量不限于两个。

图20B示出便携式信息终端，该便携式信息终端包括第一框体5601、第二框体5602、第一显示部5603、第二显示部5604、连接部5605以及操作键5606等。可以将根据本发明的一个方式的半导体装置用于便携式信息终端的各种集成电路。第一显示部5603设置在第一框体5601中，第二显示部5604设置在第二框体5602中。并且，第一框体5601和第二框体5602由连接部5605连接，通过连接部5605可以改变第一框体5601和第二框体5602之间的角度。第一显示部5603的图像也可以根据连接部5605处的第一框体5601和第二框体5602之间的角度切换。此外，也可以将附加有作为位置输入装置的功能的显示装置用于第一显示部5603和第二显示部5604中的至少一个。可以通过在显示装置中设置触摸屏而附加位置输入装置的功能。或者，还可以通过将被称为光传感器的光电转换元件设置在显示装置的像素部中来附加位置输入装置的功能。

图20C示出笔记本式个人计算机，该笔记本式个人计算机包括框体5401、显示部5402、键盘5403、指向装置5404等。可以将根据本发明的一个方式的半导体装置用于笔记本式个人计算机的各种集成电路。

图20D示出电冷藏冷冻箱，该电冷藏冷冻箱包括框体5301、冷藏室门5302、冷冻室门5303等。可以将根据本发明的一个方式的半导体装置用于电冷藏冷冻箱的各种集成电路。

图20E示出视频摄像机，该视频摄像机包括第一框体5801、第二框体5802、显示部5803、操作键5804、镜头5805以及连接部5806等。可以将根据本发明的一个方式的半导体装置用于视频摄像机的各种集成电路。操作键5804及镜头5805设置在第一框体5801中，显示部5803设置在第二框体5802中。并且，第一框体5801和第二框体5802由连接部5806连接，由连接部5806可以改变第一框体5801和第二框体5802之间的角度。显示部5803的图像也可以根据连接部5806所形成的第一框体5801和第二框体5802之间的角度切换。

图20F示出汽车，其包括车体5101、车轮5102、仪表盘5103及灯5104等。可以将根据本发明的一个方式的半导体装置用于汽车的各种集成电路。

本实施方式所示的结构、方法可以与其他实施方式所示的结构、方法适当地组合。

符号说明

10：半导体装置；13：晶体管；20：存储电路；30：主放大器；40：输入输出电路；50：单元阵列；51：存储单元；52：晶体管；53：电容元件；54a：区域；54b：区域；60：读出放大器电路；61：读出放大器；62：放大电路；63：开关电路；64：预充电电路；70：驱动电路；71：行译码器；80：阵列；101：晶体管；102：晶体管；103：晶体管；104：晶体管；105：晶体管；106：晶体管；107：晶体管；108：晶体管；109：晶体管；200：存储装置；210：驱动电路；211：行译码器；212：列译码器；213：主放大器；214：电路；215：缓冲器；271：导电层；301：晶体管；302：晶体管；303：电容元件；310：半导体衬底；311：元件隔离区；312a：杂质区；312b：杂质区；313a：导电层；313b：导电层；321：绝缘膜；322a：导电层；322b：导电层；323：绝缘膜；324：导电层；325：导电层；326：绝缘膜；327：导电层；328：导电层；329：导电层；330：绝缘膜；341：氧化物半导体层；342a：区域；342b：区域；343a：导电层；343b：导电层；344：绝缘膜；345：导电层；346：绝缘膜；351：绝缘膜；352：导电层；353：导电层；354：绝缘膜；355：导电层；361：导电层；362：绝缘膜；363：导电层；364：绝缘膜；371：导电层；372：绝缘膜；373：导电层；374：绝缘膜；401：开口部；402：开口部；501：晶体管；502：晶体管；503：晶体管；504：晶体管；505：晶体管；506：晶体管；510：衬底；511：绝缘层；512：绝缘层；513：绝缘层；514：绝缘层；515：绝缘层；520：氧化物半导体层；521：氧化物半导体层；522：氧化物半导体层；523：氧化物半导体层；530：导电层；531：导电层；541：导电层；542：导电层；551：层；552：层；560：导电层；5001：框体；5002：框体；5003：显示部；5004：显示部；5005：麦克风；5006：扬声器；5007：操作键；5008：触屏笔；5101：车体；5102：车轮；5103：仪表盘；5104：灯；5301：框体；5302：冷藏室门；5303：冷冻室门；5401：框体；5402：显示部；5403：键盘；5404：指向装置；5601：框体；5602：框体；5603：显示部；5604：显示部；5605：连接部；5606：操作键；5801：框体；5802：框体；5803：显示部；5804：操作键；5805：镜头；5806：连接部；1700：电子构件；1701：引线；1702：印刷电路板；1703：电路部；1704：电路板

本申请基于2014年10月10日由日本专利局受理的日本专利申请第2014-208996号、2014年11月7日由日本专利局受理的日本专利申请第2014-227326号以及2015年7月28日由日本专利局受理的日本专利申请第2015-148775号，其全部内容通过引用纳入本文。