半导体集成电路装置的制造方法及半导体集成电路装置与流程

文档序号:11236629
半导体集成电路装置的制造方法及半导体集成电路装置与流程

本发明涉及一种半导体集成电路装置的制造方法及半导体集成电路装置。



背景技术:

以往,被考虑的是,在存储器栅极的一侧壁夹着由绝缘部件构成的侧壁隔片而形成侧壁状的选择栅极的存储器单元(例如,参照专利文献1)。另外,近年来,还被考虑的是,在侧壁状的第一选择栅极与第二选择栅极之间夹着侧壁隔片配置有存储器栅极、且可以独立地控制第一选择栅极和第二选择栅极的存储器单元。这种存储器单元被构成为,在设置有存储器栅极的存储器栅构造体还设置有电荷存储层,通过向该电荷存储层注入电荷来写入数据,或者通过抽出电荷存储层的电荷来擦除数据。

实际上,后者的存储器单元中,当向电荷存储层注入电荷时,包括第二选择栅极的第二选择栅构造体中阻断源电压的同时通过包括第一选择栅极的第一选择栅构造体向存储器栅构造体的沟道层施加低电压的位电压。此时,存储器栅构造体中,高电压的存储器栅电压施加到存储器栅极,通过因位电压与存储器栅电压的电压差而产生的量子隧道效应,可向电荷存储层注入电荷。

具有这种结构的存储器单元以矩阵形状配置的半导体集成电路装置中,被施加有高电压的存储器栅电压的存储器栅线由多个存储器单元共用。因此,当为了向一存储器单元的电荷存储层注入电荷而向存储器栅线施加高电压的存储器栅电压时,共用所述存储器栅线的另一存储器单元中,即使不向电荷存储层注入电荷时,高电压的存储器栅电压也会被施加到存储器栅极。

因此,此时,在不向电荷存储层注入电荷的存储器单元中,与源线连接的第二选择栅构造体中阻断向沟道层的电压施加的同时,通过第一选择栅构造体将来自位线的高电压的位电压施加到存储器栅构造体的沟道层。由此,高电压的存储器栅电压被施加到存储器栅极的存储器栅构造体中,高电压的位电压被施加到沟道层,因此,存储器栅极与沟道层的电压差变小,结果,不会发生量子隧道效应,电荷不会被注入到电荷存储层。

另外,这样以矩阵形状配置的多个存储器单元的制造如下:利用作为通常的半导体制造工序的使用光掩膜加工抗蚀剂的光刻技术,通过抗蚀剂加工导电层等,从而制造第一选择栅构造体、第二选择栅构造体及存储器栅构造体。

现有技术文献

专利文献

专利文献1:特开2011-129816号公报



技术实现要素:

发明要解决的技术问题

但是,上述的半导体集成电路装置中,除了以矩阵形状配置的多个存储器单元之外,还可设置例如中央处理器(Central Processing Unit;CPU)、应用型专用集成电路(Application-Specific Integrated Circuit;ASIC)、读出放大器、列译码器、行译码器、输入输出电路等的周边电路。因此,通过半导体制造工序制造以矩阵形状配置的多个存储器单元时,与制造周边电路的半导体制造工序不同地,还需要增加存储器单元的半导体制造工序。

尤其,如上所述的存储器单元由于具有能够独立控制第一选择栅极和第二选择栅极的特殊的结构,因此相应地在现有的仅加工存储器电路区域的专用光掩膜工序的基础上还需要增加利用仅加工存储器电路区域的专用的光掩膜的专用光掩膜工序,由此存在导致制造成本上升的问题。

因此,本发明是考虑到上述的问题而提出的,其目的在于提供一种半导体集成电路装置的制造方法及半导体集成电路装置,即使形成可以独立控制的第一选择栅极和第二选择栅极的情况下,在现有的仅加工存储器电路区域的专用光掩膜工序的基础上,无需额外增加仅加工存储器电路区域的专用光掩膜工序,相应地能够降低制造成本。

为解决技术问题的技术手段

用于解决上述问题的本发明的半导体集成电路装置的制造方法,所述半导体集成电路装置包括:存储器电路区域,在所述存储器电路区域形成有存储器单元,在所述存储器单元中,在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体;周边电路区域,在所述周边电路区域形成有周边电路的逻辑栅构造体,所述半导体集成电路装置的制造方法的特征在于,包括:侧壁隔片形成工序,在所述存储器电路区域形成依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的所述存储器栅构造体后,以覆盖所述存储器栅构造体的方式形成所述侧壁隔片;导电层形成工序,在形成有所述存储器栅构造体的所述存储器电路区域、和所述周边电路区域,依次层叠栅绝缘膜和导电层;导电层图案化工序,使所述周边电路区域的所述导电层照原样残留的同时,通过对所述存储器电路区域的所述导电层进行回蚀,由此形成沿所述侧壁隔片周边环绕所述存储器栅极的侧壁形状的环绕导电层;栅极形成工序,利用通过光掩膜被图案化的抗蚀剂,对所述周边电路区域的所述导电层进行图案化处理,由此在所述栅绝缘膜上形成所述逻辑栅构造体的逻辑栅极,同时照原样利用所述抗蚀剂而去除所述存储器电路区域中的一部分所述环绕导电层以使所述环绕导电层分断,由此形成所述第一选择栅极和与所述第一选择栅极电隔离的所述第二选择栅极。

另外,本发明的半导体集成电路装置,其特征在于,包括:存储器电路区域,形成有存储器单元,在所述存储器单元中,在具有第一选择栅极的第一选择栅构造体与具有第二选择栅极的第二选择栅构造体之间夹着侧壁隔片配置有存储器栅构造体;周边电路区域,形成有周边电路的逻辑栅构造体,其中,所述逻辑栅构造体具有在栅绝缘膜上形成有逻辑栅极的结构,所述逻辑栅极由与所述第一选择栅极和所述第二选择栅极相同的导电层形成,所述存储器栅构造体具有依次层叠有下部栅绝缘膜、电荷存储层、上部栅绝缘膜及存储器栅极的结构,所述第一选择栅极和所述第二选择栅极沿着所述存储器栅极侧壁的所述侧壁隔片以侧壁形状形成,且配置在环绕所述存储器栅极的相同的环绕线上,并通过未形成有所述第一选择栅极和所述第二选择栅极的多个选择栅极阻断部被电隔离。

发明的效果

根据本发明,在实施用以形成周边电路区域的逻辑栅极的光掩膜工序时,也能够同时对存储器电路区域的环绕导电层进行分断,由此能够形成被电隔离的第一选择栅极和第二选择栅极,因此即使在形成能够独立控制的第一选择栅极和第二选择栅极时,也无需在仅用于加工现有的存储器电路区域的专用光掩膜工序上,额外增加仅用于加工存储器电路区域的专用光掩膜工序,相应地能够降低制造成本。

附图说明

图1是表示根据本发明制造方法而制造的半导体集成电路装置平面布局的示意图;

图2是表示图1中A-A′部分的侧剖面结构的剖视图;

图3是表示图1中B-B′部分的侧剖面结构的剖视图;

图4是表示图1中C-C′部分的侧剖面结构的剖视图;

图5A是表示半导体集成电路装置的制造工序(1)的示意图;图5B是表示半导体集成电路装置的制造工序(2)的示意图;图5C是表示半导体集成电路装置的制造工序(3)的示意图;

图6A是表示半导体集成电路装置的制造工序(4)的示意图;图6B是表示半导体集成电路装置的制造工序(5)的示意图;图6C是表示半导体集成电路装置的制造工序(6)的示意图;

图7A是表示半导体集成电路装置的制造工序(7)的示意图;图7B是表示半导体集成电路装置的制造工序(8)的示意图;图7C是表示半导体集成电路装置的制造工序(9)的示意图;

图8是表示半导体集成电路装置的制造工序(10)的示意图;

图9是表示相对于图1所示的完成时的半导体集成电路装置的平面布局,配置了用以形成环绕导电层和接触器形成导电层的抗蚀剂时的平面布局的示意图;

图10A是表示图9中A-A′部分的侧剖面结构的剖视图;图10B是表示图9中B-B′部分的侧剖面结构的剖视图;

图11是表示制造过程中形成的环绕导电层的平面布局的示意图;

图12是表示相对于图1所示的完成时的半导体集成电路装置的平面布局,配置了用以形成第一选择栅极、第二选择栅极和逻辑栅极时的抗蚀剂的平面布局的示意图;

图13A是表示图12中A-A′部分的侧剖面结构的剖视图;图13B是表示图12中C-C′部分的侧剖面结构的剖视图。

具体实施方式

下面,对本发明的实施方式进行说明。其中,按照下面所示的顺序进行说明。

1、根据本发明的制造方法制造的半导体集成电路装置的结构

1-1、半导体集成电路装置的平面布局

1-2、半导体集成电路装置各部位的剖面结构

1-3、关于写入选择存储器单元中,向电荷存储层内注入电荷的动作原理

1-4、关于在存储器栅极上施加有高电压的电荷存储栅电压的写入非选择存储器单元中,电荷不被注入到电荷存储层内的动作原理

2、半导体集成电路装置的制造方法

3、作用和效果

4、根据省略了第三光掩膜加工工序的另一实施方式的制造方法

5、其他实施方式

(1)根据本发明制造方法制造的半导体集成电路装置的结构

(1-1)半导体集成电路装置的平面布局

图1是表示根据本发明制造方法制造的完成时的半导体集成电路装置1的平面布局的示意图,重点表示了形成在存储器电路区域ER1的存储器栅构造体4a、4b、第一选择栅构造体5a、5b和第二选择栅构造体6a、6b的平面布局和形成在周边电路区域ER2的逻辑栅构造体7a、7b的平面布局。在图1中,对后述的、形成在存储器栅构造体4a、4b侧壁上的侧壁隔片、形成在第一选择栅构造体5a、5b和第二选择栅构造体6a、6b上的侧壁、形成在存储器阱W1和逻辑阱W1、W2上的元件隔离层等进行了省略。

此时,半导体集成电路装置1,在未图示的半导体基板上具有存储器电路区域ER1和周边电路区域ER2,例如在存储器电路区域ER1上形成有P型存储器阱W1,且在周边电路区域ER2上形成有P型逻辑阱W2和N型逻辑阱W3。

另外,在存储器电路区域ER1中,栅接触和阻断区域ER12、ER13之间设有存储器单元区域ER11,该存储器单元区域ER11具有多个存储器单元3a、3b、3c、3d、3e、3f以矩阵状配置的结构。其中,由于这些存储器单元3a、3b、3c、3d、3e、3f均具有相同的结构,在此主要着眼于配置在A-A′部分的存储器单元3a、3b进行下述说明。

此时,存储器单元3a具有下述结构:在第一选择栅构造体5a和第二选择栅构造体6b之间夹着侧壁隔片(未图示)配置有存储器栅构造体4a。在采用该实施方式的情况下,形成第1列的存储器单元3a、3c、3e的一个存储器栅构造体4a、以及形成另一第2列的存储器单元3b、3d、3f的另一存储器栅构造体4b呈直线形状,并以相互并行的方式进行配置。此外,存储器栅构造体4a(4b)上立设有与存储器栅线(未图示)连接的接触器C4a(C4b),因此从该存储器栅线通过接触器C4a(C4b)可施加预定的存储器栅电压。

在存储器单元区域ER11,具有第一选择栅极G2a(G2b)的第一选择栅构造体5a(5b)、以及具有第二选择栅极G3a(G3b)的第二选择栅构造体6a(6b)以直线状形成,这些第一选择栅构造体5a(5b)和第二选择栅构造体6a(6b)以与具有存储器栅极G1a(G1b)的存储器栅构造体4a(4b)并行的方式进行配置。第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)沿着存储器栅极G1a(G1b)侧壁的侧壁隔片形成为侧壁状、且被配置在环绕存储器栅极G1a(G1b)的同一个环绕线上,未形成第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)的部分,通过多个选择栅极阻断部13、14(15、16)处于电隔离状态。

另外,在该存储器单元区域ER11的存储器阱W1的表面(基板表面)以相隔预定间距并左右对称的方式形成有两个源区域D1、D3,在这些源区域D1、D3之间形成有多个漏区域D2。此时,存储器单元区域ER11中,在第一选择栅构造体5a和第二选择栅构造体6a之间配置有存储器栅构造体4a的第1列存储器单元3a、3c、3e形成于一个源区域D1和漏区域D2之间;另一方面,在第二选择栅构造体6b和第一选择栅构造体5b之间配置有存储器栅构造体4b的第2列存储器单元3b、3d、3f形成于上述漏区域D2和另一源区域D3之间,而且存储器单元3a、3c、3e和存储器单元3b、3d、3f以左右对称的方式形成。

实际上,形成于存储器阱W1表面的一个源区域D1沿一第一选择栅构造体5a形成,且与第1列的存储器单元3a、3c、3e的形成位置相匹配地形成至与该第一选择栅构造体5a相邻接的区域,并在排列成一列的多个存储器单元3a、3c、3e中被共用。在源区域D1立设有与源线(未图示)相连接的接触器C1,通过接触器C1从所述源线可被施加预定的源电压。

另外,形成于第二选择栅构造体6a、6b之间的存储器阱W1表面的多个漏区域D2与相邻存储器单元3a、3b(3c、3d,3e、3f)的形成位置相匹配地分别形成在与第二选择栅构造体6a、6b相邻接的区域,在相邻的存储器单元3a、3b(3c、3d,3e、3f)能够共用一个漏区域D2。各个漏区域D2中立设有与位线(未图示)连接的接触器C2,从上述位线通过接触器C2可施加上预定的位电压。而且,在图1中,未图示的位线被排成一行的每个存储器单元3a、3b(3c、3d)(3e、3f)所共用,对各行的存储器单元3a、3b(3c、3d)(3e、3f)以行为单位可一律地施加预定的位电压。

并且,形成于存储器阱W1表面上的另一源区域D3以与一源区域D1左右对称的方式形成,与一个源区域D1相同,形成至与另一第一选择栅构造体5b相邻的区域,且在第2列的存储器单元3b、3d、3f中被共用。而且,在该源区域D3中立设有接触器C3,在该接触器C3上连接有与一源区域D1相同的源线。于是,在配置于存储器单元区域ER11的存储器单元3a、3b、3c、3d,3e、3f中可通过接触器C1、C3一律地施加相同的源电压。

在与存储器单元区域ER11相邻的一个栅接触和阻断区域ER12和同样与存储器单元区域ER11相邻的另一栅接触和阻断区域ER13,在存储器单元区域ER11并排的两个存储器栅极G1a、G1b照原样以直线状延伸而并排,该存储器栅极G1a、G1b的一端配置在一个栅接触和阻断区域ER12中,而该存储器栅极G1a、G1b的另一端配置在另一栅接触和阻断区域ER13中。

在该实施方式中,构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a及第二选择栅极G3a和构成第2列的存储器单元3b、3d、3f的第二选择栅极G3b、存储器栅极G1b及第一选择栅极G2b以左右对称的方式形成,因此,在此着眼于构成第1列的存储器单元3a、3c、3e的第一选择栅极G2a、存储器栅极G1a和第二选择栅极G3a,对栅接触和阻断区域ER12、ER13进行说明。

此时,一个栅接触和阻断区域ER12中,延伸自存储器单元区域ER11的第一选择栅极G2a的预定位置上设有接触器形成导电层10a,且设置有阻断上述第一选择栅极G2a和第二选择栅极G3a的选择栅极阻断部13。

在该实施方式中,一个栅接触和阻断阻断区域ER12中,在第一选择栅极G2a的中途位置形成有接触器形成导电层10a。实际上,一个栅接触和阻断区域ER12中,第一选择栅极G2a从接触器形成导电层10a朝远离存储器单元区域ER11的方向延伸后再折回来,从而使一个存储器栅极G1a的一端被第一选择栅极G2a所包围,该第一选择栅极G2a的末端配置在与其成对的第二选择栅极G3a一侧。

另外,一个栅接触和阻断区域ER12中,还设置有延伸自存储器单元区域ER11的第二选择栅极G3a的末端,第一选择栅极G2a的末端和第二选择栅极G3a的末端以位于同一直线上且以预定间隔相对而置的方式进行设置,且设置有使第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部13。

在此,接触器形成导电层10a具有下述结构:立设有与第一选择栅线(未图示)相连接的接触器C6,从上述第一选择栅线通过接触器C6施加预定的第一选择栅电压时,该第一选择栅电压能够按照原样只施加到第一选择栅极G2a上。

另一方面,在另一栅接触和阻断区域ER13中,延伸自存储器单元区域ER11的第二选择栅极G3a的预定位置上设有接触器形成导电层11a的同时,还设置有使所述第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部14。

该实施方式的情况下,在另一栅接触和阻断区域ER13中,第二选择栅极G3从接触器形成导电层11a朝远离存储器单元区域ER11的方向延伸后再折回来,从而使一个存储器栅极G1a的另一端被上述的第二选择栅极G3a所包围,该第二选择栅极G3a的末端配置在与其成对的第一选择栅极G2a一侧。

在另一栅接触和阻断区域ER13,还设置有延伸自存储器单元区域ER11的第一选择栅极G2a的末端,第一选择栅极G2a的末端和第二选择栅极G3a的末端以位于同一直线上且以预定的距离相对而置的方式设置,且设置有使第一选择栅极G2a和第二选择栅极G3a阻断的选择栅极阻断部14。

在此,接触器形成导电层11a具有下述结构:立设有与第二选择栅线(未图示)相连接的接触器C5,从上述第二选择栅线通过接触器C5被施加预定的第二选择栅电压时,该第二选择栅电压能够按照原样仅施加在第二选择栅极G3a上。

于是,存储器电路区域ER1以下述方式构成:与一个接触器形成导电层10a连续设置的第一选择栅极G2a以及与另一接触器形成导电层11a连续设置的第二选择栅极G3a之间,通过选择栅极阻断部13、14形成电隔离状态,由此可独立控制第一选择栅极G2a和第二选择栅极G3a。

顺便说一下,栅接触和阻断区域ER12、ER13中位于第2列一侧的第二选择栅极G3b、存储器栅极G1b和第一选择栅极G2b具有与上述位于第1列一侧的第一选择栅极G2a、存储器栅极G1a和第二选择栅极G3b相同的结构。然而在下述方面具有不同点:在一个栅接触和阻断区域ER12中,第二选择栅极G3b的预定位置上设置有接触器形成导电层11b,而且在第一选择栅极G2b一侧,设置有用以阻断第一选择栅极G2b和第二选择栅极G3b的选择栅极阻断部15。

另外,另一栅接触和阻断区域ER13的不同点在于,在第一选择栅极G2b的预定位置上设置有接触器形成导电层10b,而且在第二选择栅极G3b一侧,设置有用以阻断第一选择栅极G2b和第二选择栅极G3b的选择栅极阻断部16。

由此,第二选择栅极G3b、存储器栅极G1b和第一选择栅极G2b同样具有下述构成:通过在连续设置有一个接触器形成导电层10b的第一选择栅极G2b和连续设置有另一接触器形成导电层11b的第二选择栅极G3b之间设置的选择栅极阻断部15、16,第一选择栅极G2b和第二选择栅极G3b之间电隔离,从而能够独立控制第一选择栅极G2b和第二选择栅极G3b。

接着,下面对与由上述结构构成的存储器电路区域ER1相邻的周边电路区域ER2进行说明。其中,该实施方式的情况下,周边电路区域ER2虽然被配置在与存储器电路区域ER1中的存储器单元区域ER11相邻接的位置,但本发明并不限定于此,也可以配置在其他的各种位置,如与一个栅接触和阻断区域ER12相邻的位置、与另一栅接触和阻断区域ER13相邻的位置、或者是与存储器单元区域ER11和一个栅接触和阻断区域ER12之间相邻的位置等。

实际上,在周边电路区域ER2形成有多个周边电路18、19。周边电路18例如具有形成在P型逻辑阱W2上的N型MOS(Metal-Oxide-Semiconductor)晶体管结构。此时,逻辑阱W2上形成有逻辑栅构造体7a,通过接触器C8能够在逻辑栅构造体7a上施加预定的逻辑栅电压。

另外,该逻辑阱W2中,与该逻辑栅构造体7a相邻接的区域以夹住逻辑栅构造体7a的方式形成有杂质扩散区域D4、D5,一个杂质扩散区域D4上立设有接触器C9,且另一杂质扩散区域D5上立设有另一接触器C10。

另一方面,另一周边电路19例如具有形成在N型逻辑阱W3上的P型MOS晶体管结构。此时,逻辑阱W3上形成有逻辑栅构造体7b,通过接触器C12能够向逻辑栅构造体7b施加预定的逻辑栅电压。

另外,该逻辑阱W3中,与该逻辑栅构造体7b相邻接的区域以夹住逻辑栅构造体7b的方式形成有杂质扩散区域D6、D7,在一个杂质扩散区域D6立设有接触器C13,且在另一杂质扩散区域D7立设有另一接触器C14。

(1-2)半导体集成电路装置各部位的剖面结构

图2是图1中A-A′部分的侧剖面结构,表示设置在存储器单元区域ER11的存储器单元3a、3b和设置在周边电路区域ER2的周边电路18、19的侧剖面的剖视图。此时,在半导体集成电路装置1中设置有半导体基板S,存储器电路区域ER1的半导体基板S上形成有存储器阱W1、周边电路区域ER2的半导体基板S上形成有逻辑阱W2、W3。

在该实施方式的情况下,存储器阱W1中,于A-A′部分设置有两个存储器单元3a、3b,在这些存储器单元3a、3b之间的表面上形成有立设有接触器C2的漏区域D2。其中,虽然存储器单元3a、3b以左右对称的方式形成,但由于具有相同的结构,因此着眼于一个存储器单元3a,并对其进行下述说明。

在存储器单元3a中,在存储器阱W1上形成有例如形成N型晶体管结构的存储器栅构造体4a、形成N型MOS晶体管结构的第一选择栅构造体5a、以及同样形成N型MOS晶体管结构的第二选择栅构造体6a。

实际上,在存储器阱W1的表面上,源区域D1和漏区域D2隔开预定间距而形成,来自源线的源电压可通过接触器C1(图1)施加到源区域D1,来自位线的位电压可通过接触器C2施加到漏区域D2。而且,该实施方式的情况下,源区域D1和漏区域D2所选定的杂质浓度为1.0E21/cm3以上,另一方面,根据制造过程中所实施的杂质注入,存储器阱W1的将形成沟道层的表面区域(例如,离表面距50nm的区域)的杂质浓度选定为1.0E19/cm3,优选为3.0E18/cm3以下。

存储器栅构造体4a具有下述结构:在源区域D1和漏区域D2之间的存储器阱W1上,通过由SiO2等绝缘部件构成的下部栅绝缘膜23a,设有如由氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)等形成的电荷存储层EC,而且,在该电荷存储层EC上,通过同样由绝缘部件构成的上部栅绝缘膜23b形成有存储器栅极G1a。由此,存储器栅构造体4a具有下述结构:通过下部栅绝缘膜23a和上部栅绝缘膜23b,电荷存储层EC与存储器阱W1和存储器栅极G1a处于绝缘状态。

存储器栅构造体4a中,由绝缘部件构成的侧壁隔片27a沿侧壁形成,通过该侧壁隔片27a邻接有第一选择栅构造体5a。这种形成于存储器栅构造体4a和第一选择栅构造体5a之间的侧壁隔片27a以预定的膜厚形成,且能够使存储器栅构造体4a和第一选择栅构造体5a相互绝缘。

另外,第一选择栅构造体5a中,在侧壁隔片27a和源区域D1之间的存储器阱W1上形成有由绝缘部件构成且膜厚为9nm以下、优选为3nm以下的栅绝缘膜25a,该栅绝缘膜25a上形成有连接到第一选择栅线的第一选择栅极G2a。

另一方面,在存储器栅构造体4a的另一侧壁上,也形成有由绝缘部件构成的侧壁隔片27a,通过该侧壁隔片27a邻接有第二选择栅构造体6a。形成于存储器栅构造体4a和第二选择栅构造体6a之间的这种侧壁隔片27a同样以与形成在存储器栅构造体4a和第一选择栅构造体5a之间的侧壁隔片27a具有相同的膜厚来形成,能够使存储器栅构造体4a和第二选择栅构造体6a相互绝缘。

另外,第二选择栅构造体6a中,在侧壁隔片27a和漏区域D2之间的存储器阱W1上,形成有由绝缘部件构成且膜厚为9nm以下、优选为3nm以下的栅绝缘膜25b,在该栅绝缘膜25b上形成有连接到第二选择栅线的第二选择栅极G3a。

在此,夹着侧壁隔片27a沿存储器栅极G1a的侧壁而形成的第一选择栅极G2a和第二选择栅极G3b在后述的制造工序中通过回蚀处理而形成,因此随着远离存储器栅极G1a,第一选择栅极G2a和第二选择栅极G3b的顶部朝存储器阱W1的方向逐渐下降,从而形成侧壁形状。

在第一选择栅构造体5a的侧壁和第二选择栅构造体6a的侧壁中,形成有由绝缘部件形成的侧壁SW,在一个侧壁SW下部的存储器阱W1表面上形成有延伸区域D1a,另一侧壁SW下部的存储器阱W1表面上也形成有延伸区域D2a。

如此,该实施方式的情况下,在第一选择栅极G2a和第二选择栅极G3a之间的存储器阱W1中,将从表面到50nm区域的杂质浓度设为1E19/cm3以下的情况下,通过后续的制造工序,可形成膜厚分别为9nm以下的栅绝缘膜25a、25b。另外,在位于第一选择栅极G2a和第二选择栅极G3a之间的存储器阱W1中,将从表面到50nm区域的杂质浓度设为3E18/cm3以下的情况下,通过后续的制造工序,可形成膜厚分别为3nm以下的栅绝缘膜25a、25b。

顺便说一下,另一存储器单元3b也与一个存储器单元3a具有相同结构,另一源区域D3和漏区域D2之间的存储器阱W1上具有存储器栅构造体4b,在位于第一选择栅构造体5b和第二选择栅构造体6b之间的存储器阱W1上,夹着侧壁隔片27a形成有存储器栅构造体4b。另外,在存储器单元3b中同样通过第一选择栅构造体5b的侧壁而形成的一个侧壁SW下部的存储器阱W1表面上形成有延伸区域D3a,在形成于第二选择栅构造体6b侧壁的另一侧壁SW下部的存储器阱W1表面上,也形成有延伸区域D2b。

形成于存储器电路区域ER1的存储器阱W1和形成于周边电路区域ER2的一个逻辑阱W2,通过一个元件隔离层20而被电隔离,而且形成于周边电路区域ER2的一个逻辑阱W2和另一逻辑阱W3,也通过另一元件隔离层20而被电隔离。在此,采用该实施方式的情况下,在一个逻辑阱W2中形成有包括N型MOS晶体管结构的周边电路18,在另一逻辑阱W3中形成有包括P型MOS晶体管结构的周边电路19。

实际上,在一个逻辑阱W2中,在形成于表面的成对的杂质扩散区域D4、D5之间,设置有夹着栅绝缘膜29a形成有逻辑栅极G5的逻辑栅构造体7a。而且,在逻辑栅构造体7a的侧壁形成有侧壁SW,位于各个侧壁SW下部的逻辑阱W2的表面上形成有延伸区域D4a、D5a。

与一个逻辑阱W2具有不同导电型的另一逻辑阱W3同样具有与一个逻辑阱W2相同的结构,在形成于另一逻辑阱W3表面的成对的杂质扩散区域D6、D7之间,设置有夹着栅绝缘膜29b形成有逻辑栅极G6的逻辑栅构造体7b。其中,在逻辑栅构造体7b的侧壁形成有侧壁SW,位于各个侧壁SW下部的逻辑阱W2表面形成有延伸区域D6a、D7a。

半导体集成电路装置1中,第一选择栅构造体5a、5b、存储器栅构造体4a、4b、第二选择栅构造体6a、6b、接触器C2、逻辑栅构造体7a、7b等均被绝缘层21覆盖而相互呈绝缘状态,且例如源区域D1、D3和漏区域D2等其它各种表面均由硅化物SC覆盖。

在此,图3是图1中B-B′部分的侧剖面结构,其是表示存储器电路区域ER1的栅接触和阻断区域ER12中设置在第二选择栅极G3b上的接触器形成导电层11b的侧剖面结构的剖视图。如图3所示,接触器形成导电层11b形成在元件隔离层20上,而该元件隔离层20形成在存储器阱W1上。

实际上,接触器形成导电层11b形成为从元件隔离层20的表面(基板表面)一直升起至存储器栅极G1b的一侧壁及顶部的一部分,在形成在元件隔离层20上的基座部17a形成有与元件隔离层20的表面形状对应的平坦的接触器设置面17c。另外,接触器形成导电层11b与存储器栅极G1b之间形成有侧壁隔片27c,通过上述侧壁隔片27c与存储器栅极G1b绝缘。

接触器形成导电层11b中,在接触器设置面17c夹着硅化物SC立设有柱状的接触器C5,从所述接触器C5可被施加第二选择栅电压。由此,通过接触器形成导电层11b,第二选择栅电压可被施加到第二选择栅极G2b。并且,在接触器形成导电层11b中,在基座部17a的侧壁和与所述基座部17a一体地形成且升起在存储器栅极G1b的顶部的升起部17b的侧壁形成有侧壁SW。

顺便说一下,该实施方式的情况下,如图1所示,形成有接触器形成导电层11b的第二选择栅极G3b在存储器栅极G1b的一端折回,该第二选择栅极G3b的末端一侧以夹住存储器栅极G1b方式与接触器形成导电层11b相对而置的方式配置。由此,在表示图1中B-B′部分的侧剖面结构的图3中,与接触器形成导电层11b连续设置且在存储器栅极G1b的一端折返的第二选择栅极G3b和该接触器形成导电层11b可通过存储器栅极G1b和侧壁隔片27a、27c而相对配置。

顺便说一下,如图3所示,在配置有一个存储器栅极G1a的一侧,第一选择栅极G2a也在存储器栅极G1a的一端折返(图1),因此在图1的B-B′部分,第一选择栅极G2a之间,可通过存储器栅极G1a和侧壁隔片27a而相对配置。

图4为图1中C-C′部分的侧剖面结构,是表示设置于存储器电路区域ER1中栅接触和阻断区域ER12的、选择栅极阻断部15的侧剖面结构的剖视图。如图4所示,形成有选择栅极阻断部15的区域(图4中的右侧区域),虽然第二选择栅极G3b夹着侧壁隔片27a而形成在存储器栅极G1b的一个侧壁上,但在该存储器栅极G1b的另一侧壁上并没有形成第一选择栅极G2b和第二选择栅极G3b,只形成有侧壁隔片或由侧壁构成的绝缘壁27b。

而且,在形成有选择栅极阻断部15的区域,制造过程中一部分基板表面被削去,从而在成为基板表面的元件隔离层20上形成凹部30。顺便说一下,该实施方式的情况下,在配置有一个存储器栅极G1a的一侧,图1中的C-C′部分的第一选择栅极G2a之间,也通过存储器栅极G1a和侧壁隔片27a而相对配置。

(1-3)写入选择存储器单元中向电荷存储层注入电荷的动作原理

接着,下面对通过本发明的制造方法制造的半导体集成电路装置1中,例如向存储器单元3a的电荷存储层EC注入电荷而向所述存储器单元3a写入数据的情况进行简单说明。此时,如图2所示,向电荷存储层EC注入电荷的存储器单元(称为写入选择存储器单元)3a中,通过接触器C4a(图1)从存储器栅线(未示出)向存储器栅构造体4a的存储器栅极G1a可施加12V的电荷存储栅电压,沿与所述存储器栅极G1a相对的存储器阱W1表面可形成沟道层(未示出)。

此时,第一选择栅构造体5a中,通过接触器侧C6(图1)和接触器形成导电层10a从第一选择栅线(未示出)向第一选择栅极G2a可被施加0V的栅截止电压,且向源区域D1可被施加0V的源截止电压。由此,第一选择栅构造体5a中,在与第一选择栅极G2a相对的存储器阱W1表面不会形成沟道层,可阻断源区域D1与存储器栅构造体4a的沟道层的电连接,阻止电压从源区域D1施加到存储器栅构造体4a的沟道层。

另外,第二选择栅构造体6a中,通过接触器C5(图1)和接触器形成导电层11a从第二选择栅线(未示出)向第二选择栅极G3a可被施加1.5V的第二选择栅电压,且向漏区域D2可被施加0V的电荷存储位电压。由此,第二选择栅构造体6a中,在与第二选择栅极G3a相对的存储器阱W1形成沟道层而成为导通状态,漏区域D2与存储器栅构造体4a的沟道层电连接,从而使存储器栅构造体4a的沟道层成为0V的电荷存储位电压。并且,此时,向存储器阱W1可被施加与电荷存储位电压相同的0V的基板电压。

于是,在存储器栅构造体4a,施加到存储器栅极G1a上的电压为12V,施加到沟道层上的电压为0V,因此在存储器栅极G1a和沟道层之间会产生12V的较大电压差,并通过由此所引起的量子隧道效应,电荷可被注入到电荷存储层内而成为数据被写入的状态。

(1-4)在存储器栅极上施加有高电压的电荷存储栅电压的写入非选择存储器单元中,电荷不被注入到电荷存储层内的动作原理

通过本发明的制造方法制造的半导体集成电路装置1中,例如不向存储器单元3a的电荷存储层EC注入电荷时,向存储器栅极G1a施加与写入数据时相同的高电压的电荷存储栅电压,通过第一选择栅构造体5a阻断源区域D1与存储器栅构造体4a的沟道层的电连接,且通过第二选择栅构造体6a阻断漏区域D2与存储器栅构造体4a的沟道层的电连接,从而阻止电荷注入到存储器栅构造体4a的电荷存储层EC。

实际上,此时不向电荷存储层EC注入电荷的存储器单元(称为写入非选择存储器单元)3a的存储器栅构造体4a中,由于向存储器栅极G1a施加12V的电荷存储栅电压,因此电荷存储栅电压会传递至存储器阱W1,沿着与所述存储器栅极G1a相对的存储器阱W1表面形成沟道层。

第一选择栅构造体5a中,通过接触器C6(图1)和接触器形成导电层10a从第一选择栅线(未示出)向第一选择栅极G2a被施加0V的栅截止电压,向源区域D1被施加0V的源截止电压。由此,存储器单元3a的第一选择栅构造体5a中,与第一选择栅极G2a相对的存储器阱W1成为非导通状态,阻断源区域D1与存储器栅构造体4a沟道层的电连接。

另外,进一步,第二选择栅构造体6a中,通过接触器C5(图1)和接触器形成导电层11a从第二选择栅线(未示出)向第二选择栅极G3a可被施加1.5V的第二选择栅电压,向漏区域D2可被施加1.5V的截止电压。由此,所述第二选择栅构造体6a中,与第二选择栅极G3a相对的存储器阱W1成为非导通状态,可阻止漏区域D2与存储器栅构造体4a的沟道层的电连接。

这样,存储器单元3a的存储器栅构造体4a中,两侧的第一选择栅构造体5a和第二选择栅构造体6a的下部的存储器阱W1成为非导通状态,因此,成为通过存储器栅极G1a在存储器阱W1表面形成的沟道层与源区域D1和漏区域D2的电连接被阻断的状态,在所述沟道层的周边可形成耗尽层。

在此,通过上部栅绝缘膜23b、电荷存储层EC及下部栅绝缘膜23a的三层结构所得到的电容(以下,称为栅绝缘膜电容)C2和形成在存储器阱W1内且包围沟道层的耗尽层的电容(以下,称为耗尽层电容)C1可以视为串联连接的结构,因此,例如假设栅绝缘膜电容C2为耗尽层电容C1的三倍时,则沟道层的沟道电位Vch可以通过下述式得出为9V。

[数1]

由此,存储器栅构造体4a中,即使向存储器栅极G1a施加12V的电荷存储栅电压,存储器阱W1中被耗尽层包围的沟道层的沟道电位Vch成为9V,因此,存储器栅极G1a与沟道层之间的电压差成为较小的3V,结果,不会发生量子隧道效应,从而能够阻止电荷注入到电荷存储层EC。

进一步,所述存储器单元3a中,在存储器栅构造体4a与第一选择栅构造体5a之间的存储器阱W1的区域和存储器栅构造体4a与第二选择栅构造体6a之间的存储器阱W1的区域,由于没有形成有杂质浓度高的杂质扩散区域,因此在形成于存储器阱W1表面周边的沟道层周边,能够可靠地形成耗尽层,通过所述耗尽层可阻止沟道电位Vch从沟道层到达第一选择栅构造体5a和第二选择栅构造体6a的各栅绝缘膜25a、25b。

由此,存储器单元3a中,即使相应于源区域D1的低电压的源电压和漏区域D2的低电压的位电压,将第一选择栅构造体5a和第二选择栅构造体6a的栅绝缘膜25a、25b的各膜厚度形成得薄,由于可以通过耗尽层阻断沟道层的沟道电位Vch到达栅绝缘膜25a、25b,因此能够防止基于沟道电位Vch的栅绝缘膜25a、25b的绝缘被破坏。

(2)半导体集成电路装置的制造方法

对于具有上述的结构的半导体集成电路装置1,可以通过下面所述的制造工序制造,在现有的仅加工存储器电路区域ER1的专用光掩膜工序基础上,无需额外增加仅加工存储器电路区域ER1的专用光掩膜工序。图5示出图1的A-A′部分的侧剖面结构。此时,首先,如图5A所示,准备半导体基板S,然后通过浅沟道隔离(Shallow Trench Isolation;STI)法等,在存储器电路区域ER1与周边电路区域ER2的境界等其他预定位置形成由绝缘部件构成的元件隔离层20。

接着,为了注入杂质,通过热氧化法等在半导体基板S表面形成牺牲氧化膜30a,然后例如通过离子注入法向周边电路区域ER2注入P型杂质或者N型杂质,由此形成P型逻辑阱W2和N型逻辑阱W3。

接着,使用专用于加工存储器电路区域ER1的第一光掩膜(未示出),利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理,如与图5A对应部分使用相同符号的图5B所示,形成使存储器电路区域ER1露出、且覆盖周边电路区域ER2的抗蚀剂Rm1。

接着,通过经图案化处理的抗蚀剂Rm1,只向存储器电路区域ER1注入P型杂质,以形成存储器阱W1。进一步,向存储器电路区域ER1注入N型杂质,在与之后形成的存储器栅极G1a、G1b和侧壁隔片27a(图2)相对的基板表面形成沟道形成层(未示出),然后将所述抗蚀剂Rm1照原样使用,利用氟酸等来去除存储器电路区域ER1的牺牲氧化膜30a(第一光掩膜加工工序)。

并且,第一光掩膜加工工序中,作为半导体基板S使用P型基板的情况下,可以省略通过向半导体基板S注入P型杂质来形成存储器阱W1的工序。

接着,在去除抗蚀剂Rm1后,如与图5B对应部分使用相同符号的图5C所示,在存储器电路区域ER1和周边电路区域ER2的整个表面,形成分别将层状的下部栅绝缘膜23a、电荷存储层EC及上部栅绝缘膜23b依次层叠的ONO膜,然后在上部栅绝缘膜23b上形成将成为存储器栅极G1a、G1b的存储器栅极用导电层35。接着,利用热氧化法或化学气相沉积(Chemical Vapor Deposition;CVD)法等,在存储器栅极用导电层35上形成由绝缘部件构成的保护绝缘膜30b。

接着,使用专用于加工存储器电路区域ER1的第二光掩膜(未示出),利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理,如与图5C对应部分使用相同符号的图6A所示,只在存储器栅构造体4a、4b的形成预定位置形成抗蚀剂Rm2,通过利用所述抗蚀剂Rm2对存储器栅极用导电层35实施图案化处理,形成存储器栅极G1a、G1b(第二光掩膜加工工序)。

接着,去除抗蚀剂Rm2后,如与图6A对应部分使用相同符号的图6B所示,将存储器栅极G1a、G1b的形成位置以外露出的上部栅绝缘膜23b和电荷存储层EC依次去除(去除ON膜),在被图案化的存储器栅极G1a、G1b的下部,形成同样被图案化的上部绝缘膜23b和电荷存储层EC。由此,在存储器电路区域ER1形成下部栅绝缘膜23a、电荷存储层EC、上部栅绝缘膜23b及存储器栅极G1a(G1b)依次层叠的存储器栅构造体4a(4b)(存储器栅构造体形成工序)。

接着,如与图6B对应部分使用相同符号的图6C所示,在存储器电路区域ER1和周边电路区域ER2的整个表面形成保护绝缘膜30c。顺便说一下,在该实施方式中,对在整个表面形成一层保护绝缘膜30c的情况进行说明,但是,本发明并不限定于此,例如,还可以在整个表面形成依次层叠氧化膜系绝缘膜和氮化膜系绝缘膜的两层保护绝缘膜。

接着,如与图6C对应部分使用相同符号的图7A所示,通过对保护绝缘膜30c实施回蚀处理,形成覆盖存储器栅构造体4a、4b周边的侧壁隔片27a(侧壁隔片形成工序)。接着,使用专用于加工存储器电路区域ER1的第三光掩膜(未示出),利用光刻技术和蚀刻技术对抗蚀剂实施图案化处理,如与图7A对应部分使用相同符号的图7B所示,形成覆盖周边电路区域ER2的整个表面且使存储器电路区域ER1露出的抗蚀剂Rm3。

接着,利用所述抗蚀剂Rm3,向成为第一选择栅构造体5a、5b(图2)的形成预定位置和第二选择栅构造体6a、6b(图2)的形成预定位置的存储器电路区域ER1注入杂质,在与之后形成的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b相对的基板表面形成沟道形成层(未示出)(第三光掩膜加工工序)。

接着,去除抗蚀剂Rm3,然后利用氟酸等来去除周边电路区域ER2的牺牲氧化膜30a,如与图7B对应部分使用相同符号的图7C所示,通过热氧化法等,在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)和第二选择栅极G3a、G3b(图1)的形成预定位置形成栅绝缘膜25a、25b,且在周边电路区域ER2的逻辑栅极G5、G6(图1)的形成预定位置也形成栅绝缘膜29a、29b。

接着,如与图7C对应部分附上相同符号的图8所示,在存储器电路区域ER1和周边电路区域ER2的整个面形成导电层37,该导电层37通过后述的加工成为第一选择栅极G2a、G2b、第二选择栅极G3a、G3b和逻辑栅极G5、G6。

接着,使用专用于存储器电路区域ER1加工的第四光掩膜(未图示),利用光刻技术和蚀刻技术对抗蚀剂进行图案化处理,并利用该抗蚀剂只对存储器电路区域ER1的导电层37进行加工。在此,图9表示相对于图1所示的完成时的半导体集成电路装置1的平面布局,对通过第四光掩膜已形成图案的抗蚀剂Rm4a、Rm4b进行重叠时的示意图。

如图9所示,抗蚀剂Rm4a、Rm4b为了用于存储器电路区域ER1的加工专用,抗蚀剂Rm4a以覆盖周边电路区域ER2整个表面的方式形成,另一方面,抗蚀剂Rm4b在存储器电路区域ER1的栅接触和阻断区域ER12、ER13中以只覆盖用以形成接触器形成导电层10a、11a、10b、11b的形成预定区域的方式形成。

如此,抗蚀剂Rm4a覆盖周边电路区域ER2的整个表面,而且在存储器电路区域ER1的栅接触和阻断区域ER12、ER13,抗蚀剂Rm4b覆盖接触器形成导电层10a、11a、10b、11b的形成预定区域,在此状态下,对露出于存储器电路区域ER1的导电层37(图8)进行回蚀处理。

由此,如与图8对应部分附上相同符号的图10A所示,周边电路区域ER2中,被抗蚀剂Rm4a覆盖的导电层37按原样残留下来。另外,此时,在存储器电路区域ER1,由于露出的导电层37被回蚀,因此沿着存储器栅构造体4a、4b侧壁的侧壁隔片27a,可形成侧壁形状的环绕导电层Ga、Gb。

另外,图11表示对于图1所示的完成时的半导体集成电路装置1中的存储器电路区域ER1的平面布局重叠沿着存储器栅构造体4a、4b周边形成的环绕导电层Ga、Gb时的示意图。采用该实施方式的情况下,如图11所示,由于存储器栅极G1a、G1b以直线状形成,因此环绕导电层Ga、Gb与分别向一个方向延伸的存储器栅极G1a、G1b的外围形状相匹配地形成为长圆形,以分别环绕对应的存储器栅极G1a、G1b周边的方式可形成为环绕形状。

并且,此时,通过形成于存储器电路区域ER1的抗蚀剂Rm4b(图9),存储器电路区域ER1中存储器栅极G1a(G1b)部分周边的导电层37按照原样残留下来,如图11所示,在存储器电路区域ER1的环绕导电层Ga,Gb上形成多个接触器形成导电层10a、11a(10b、11b)。而且,由于这些接触器形成导电层10a、11a(10b、11b)都具有相同的结构,因此着眼于形成在图9的B-B′部分的接触器形成导电层11b进行下述说明。

此时,如表示图9中B-B′部分的侧剖面结构的图10B所示,接触器形成导电层11b可具有下述结构:形成在元件隔离层20上的基座部17a和升起到存储器栅极G1b顶部的一部分的升起部17b被一体地成形,在基座部17a上形成有对应于元件隔离层20表面形状的平坦的接触器设置面17c。

如此地,该工序中,对位于存储器电路区域ER1的导电层37进行加工,并且在存储器电路区域ER1,沿存储器栅构造体4a、4b侧壁的侧壁隔片27a形成有侧壁状的环绕导电层Ga、Gb,与此同时,多个接触器形成导电层10a、11a、10b、11b也形成于环绕导电层Ga、Gb上。

接着,通过离子注入法等,向没有被抗蚀剂Rm4b覆盖的存储器电路区域ER1注入低浓度的N型杂质,并露出于外部的存储器阱W1的表面上形成延伸区域ETa,然后可去除抗蚀剂Rm4a、Rm4b。

接着,在本发明中使用光掩膜(未图示)、利用光刻技术和蚀刻技术对抗蚀剂进行图案化处理,并且通过该经过处理的抗蚀剂对周边电路区域ER2的导电层37进行图案化处理,从而在栅绝缘膜29a、29b上形成逻辑栅极G5、G6,此时,将用以形成逻辑栅极G5、G6的抗蚀剂照原样利用,也可同时去除存储器电路区域ER1的环绕导电层Ga、Gb的一部分。

在此,图12表示对于图1所示的完成时的半导体集成电路装置1的平面布局重叠通过该工序形成的抗蚀剂Rr1a、Rr1b时的示意图。该实施方式的情况下,如图12所示,在周边电路区域ER2中,在逻辑栅构造体7a、7b的形成预定位置上可配置与之后要形成的该逻辑栅构造体7a、7b的外围形状相匹配而形成的抗蚀剂Rr1a。此时,虽然在存储器电路区域ER1中几乎整个表面被抗蚀剂Rr1b覆盖,但是在选择栅极阻断部13、14、15、16的形成预定位置中,在抗蚀剂Rr1b上形成有开口部H1、H2、H3、H4,这些开口部与之后被形成的该选择栅极阻断部13、14、15、16的外围形状相匹配。

周边电路区域ER2中,露出于外部的导电层37被去除,只留下被抗蚀剂Rr1a所覆盖的导电层37。由此,如与图10A对应部分用相同符号表示的图13A所示,在周边电路区域ER2中可形成逻辑栅构造体7a、7b,在该逻辑栅构造体7a、7b中形成有与抗蚀剂R1a的外围形状相匹配的逻辑栅极G5、G6,且在栅绝缘膜29a、29b上层叠有逻辑栅极G5、G6。

此时,如表示图12的C-C′部分的侧剖面结构的图13B所示,在存储器电路区域ER1中,从抗蚀剂Rr1b的开口部H3露出的环绕导电层Gb被去除,在元件隔离层20上可形成与该抗蚀剂Rr1ab的开口部H3的外围形状相匹配而环绕导电层Gb被去除的选择栅极阻断部15。

如此地,存储器电路区域ER1中,在环绕导电层Ga、Gb的多个部位,通过去除该环绕导电层Ga(Gb)而环绕导电层Ga(Gb)被分断,从而能够形成与一个接触器形成导电层10a(10b)连续设置的第一选择栅极G2a(G2b)和与另一接触器形成导电层11a(11b)连续设置的第二选择栅极G3a(G3b)。另外,在存储器电路区域ER1,可形成栅绝缘膜25a上配置有第一选择栅极G2a(G2b)的第一选择栅构造体5a(5b)和在栅绝缘膜25b上配置有第二选择栅极G3a(G3b)的第二选择栅构造体6a(6b)。

而且,此时,在抗蚀剂Rr1b的开口部H3,除了将除去的第二选择栅极G3b以外,也露出侧壁隔片27a和元件隔离层20。此时,也可以露出自抗蚀剂Rr1a开口部H3的侧壁隔片27a和元件隔离层20一部分被去除。由此,在露出自开口部H3的区域,由于侧壁隔片27a被去除,因此在侧壁隔片27a的顶部附近形成缺损部40,且元件隔离层20的一部分表面也被去除,从而在该元件隔离层20上形成凹进去的凹陷部30。

然后,例如通过如灰化等处理去除抗蚀剂Rr1a、Rr1b后,使用被图案化为N型用或P型用的抗蚀剂,通过离子注入法等向周边电路区域ER2注入低浓度的N型杂质或P型杂质,如图13A(在图13A中,在该工序应该被去除的抗蚀剂Rr1a、Rr1b按照原样来表示)所示,在露出于外部的一个逻辑阱W2的基板表面上可形成N型延伸区域Eta,在同样露出于外部的另一逻辑阱W3的基板表面可形成P型延伸区域ETb。

最后,去除所述抗蚀剂后,通过依次进行形成侧壁SW的工序和其他的如通过离子注入法等向所需的位置注入高浓度的N型杂质或P型杂质来形成源区域D1、D3和漏区域D2的工序、形成硅化物SC的工序、形成绝缘层21和接触器C1、C2、C3、…等的工序等,可以制造具有如图1、图2、图3及图4所示的结构的半导体集成电路装置1。

(3)作用和效果

如上所述的半导体集成电路装置1的制造方法,在形成有被侧壁隔片27a覆盖的存储器栅构造体4a、4b的存储器电路区域ER1(图7A)和周边电路区域ER2依次层叠层状的栅绝缘膜25a、25b、25c、29a、29b和导电层37后(图8),并按照原样残留周边电路区域ER2的导电层37和存储器电路区域ER1中存储器栅构造体4a、4b的一部分周边的导电层37,同时对存储器电路区域ER1的导电层37进行回蚀处理。

由此,在半导体集成电路装置1的制造方法中,能够形成沿侧壁隔片27a的周边环绕存储器栅构造体4a、4b的侧壁状环绕导电层Ga、Gb、以及以覆盖存储器栅构造体4a、4b的一部分周边的方式残留的多个接触器形成导电层10a、11b、10b、11b(图9~图11)。

并且,在该半导体集成电路装置1的制造方法中,通过使用被光掩膜图案化处理的抗蚀剂Rr1a对周边电路区域ER2的导电层37进行图案化处理,从而在栅绝缘膜29a、29b上形成逻辑栅极G5、G6,照原样利用在形成该逻辑栅极G5、G6时所使用的抗蚀剂Rr1a、Rr1b,由此也去除存储器电路区域ER1中环绕导电层Ga、Gb的一部分,从而分断环绕导电层Ga、Gb。

由此,在半导体集成电路装置1的制造方法中,能够形成在一个接触器形成导电层10a(10b)上连续设置的第一选择栅极G2a(G2b)、和与该第一选择栅极G2a(G2b)呈电隔离且与另一接触器形成导电层11a(11b)连续设置的第二选择栅极G3a(G3b)(图12、图13)。

另外,这样在半导体集成电路装置1中,在周边电路区域ER2能够设置由与第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)相同的导电层形成的逻辑栅极G5、G6,另外,在存储器电路区域ER1能够设置配置在环绕存储器栅极G1a(G1b)的相同假想环绕线上且通过多个选择栅极阻断部13、14(15、16)被电隔离的侧壁状的第一选择栅极G2a(G2b)和第二选择栅极G3a(G3b)。

于是,在本发明中,在用以形成周边电路区域ER2的逻辑栅极G5、G6的光掩膜工序时,能够同时使存储器电路区域ER1的环绕导电层Ga、Gb分断,从而能够形成被电隔离的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b,因此无需在现有的只加工存储器电路区域的专用光掩膜工序上,还额外增加仅用于加工存储器电路区域ER1的专用光掩膜工序,能够形成独立控制的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b,相应地能够降低制造成本。

另外,在该半导体集成电路装置1的制造方法中,如果着眼于采用专用于存储器电路区域ER1加工的光掩膜对抗蚀剂进行图案化处理的专用光掩膜工序,则共归于4个工序:(ⅰ)第一光掩膜加工工序(图5B),向成为存储器栅构造体4a、4b的形成预定位置的基板表面注入杂质,从而形成沟道形成层,并去除存储器电路区域ER1的牺牲氧化膜30a;(ⅱ)第二光掩膜加工工序(图6A),对存储器栅极用导电层35进行图案化处理,从而形成存储器栅极G1a、G1b;(ⅲ)第三光掩膜加工工序(图7B),向第一选择栅极G2a、G2b和第二选择栅极G3a、G3b的形成预定位置注入杂质,从而形成沟道形成层;(ⅳ)第四光掩膜加工工序,在存储器电路区域ER1上形成环绕导电层Ga、Gb和接触器形成导电层10a、11a、10b、11b(接触器形成用光掩膜加工工序(图10A和图10B))。

于是,在半导体集成电路装置1的制造方法中,相对于通常的周边电路的制造工序,只增加四张光掩膜量的制造工序,能够组装存储器单元3a、3b、3c、3d、3e、3f,所述存储器单元可以独立地控制以夹着存储器栅极G1a、G1b的方式配置的第一选择栅极G2a、G2b和第二选择栅极G3a、G3b,从而可以降低成本。

(4)省略了第三光掩膜加工工序的另一实施方式的制造方法

在上述的实施方式中,如果着眼于采用专用于存储器电路区域ER1加工的光掩膜对抗蚀剂进行图案化处理的专用光掩膜工序,则共进行四个工序,即第一光掩膜加工工序、第二光掩膜加工工序、第三光掩膜加工工序和用以接触器形成导电层的第四光掩膜加工工序,但本发明并不限定于此,也可以采用不进行第三光掩膜加工工序的注入杂质工序,而共进行3个工序,即第一光掩膜加工工序、第二光掩膜加工工序和接触器形成用光掩膜加工工序(相当于上述第四光掩膜加工工序)。

即,即使不实施第三光掩膜加工工序的杂质注入也在最终形成的第一选择栅构造体5a、5b和第二选择栅构造体6a、6b的阈值电压(Vth)达到期望的值时,么无需进行第三光掩膜加工工序,可以省略所述第三光掩膜加工工序。

实际上,省略了这种第三光掩膜加工工序的制造方法中,如图7A所示,在形成覆盖存储器栅构造体4a、4b(图6B)周边的侧壁隔片27a(侧壁隔片形成工序)后,利用氢氟酸等去除周边电路区域ER2的牺牲氧化膜30a,如图7C所示,通过热氧化法等,在存储器电路区域ER1的第一选择栅极G2a、G2b(图1)和第二选择栅极G3a、G3b(图1)的形成预定位置上形成栅绝缘膜25a、25b,且在周边电路区域ER2的逻辑栅极G5、G6(图1)的形成预定位置上也形成栅绝缘膜29a、29b。然后,与上述实施方式的制造方法一样,经过图8~图12所示的制造工序,可制造出图1所示的半导体集成电路装置1。

省略了第三光掩膜加工工序的该实施方式中,相对于通常的周边电路的制造工序,仅增加三张光掩膜量的制造工序,能够组装存储器单元3a、3b、3c、3d、3e、3f,所述存储器单元中,第一选择栅极G2a、G2b和第二选择栅极G3a、G3b以夹着存储器栅极G1a、G1b的方式配置,且可以独立地控制第一选择栅极G2a、G2b和第二选择栅极G3a、G3b。因此,在省略了第三光掩膜加工工序的制造方法中,与上述的实施方式的制造方法相比能够减少光掩膜,相应地可以降低成本。

(5)其他实施方式

另外,本发明并不限定于本实施方式,在本发明的主要内容范围内可进行各种变形,例如,存储器单元3a、3b、3c、3d、3e、3f的数量、周边电路18、19的数量、接触器形成导电层10a、11a、10b、11b的数量、选择栅极阻断部13、14、15、16的数量等可以采用各种数量,另外,存储器阱W1和逻辑阱W2、W3的导电型也可以是N型或P型的任何一种。

另外,在上述的实施方式中,例如第1列的接触器形成导电层10a、11a和选择栅极阻断部13、14只要是能够使与一个接触器形成导电层10a连续设置的第一选择栅极G2a和与另一接触器形成导电层11a连续设置的第二选择栅极G3a电隔离、第一选择栅极G2a和第二选择栅极G3a能够被独立控制,也可以形成在各种位置上。

例如,也可以在四边形的环绕传导层Ga的各个角部的4个部位形成选择栅极阻断部13、14、15、16,此时,第一选择栅极G2a的末端和第二选择栅极G3a的末端不在同一直线上配置,可具有隔开预定距离以直角配置的结构。

另外,例如,图1所示的半导体集成电路装置1的存储器电路区域ER1中,对在一栅接触和阻断区域ER12各设置一个接触器形成导电层10a和选择栅极阻断部13,在另一栅接触和阻断区域ER13中也各设置一个接触器形成导电层11a和选择栅极阻断部14的情况进行了说明,但是,本发明并不限定于此,还可以在一栅接触和阻断区域ER12设置两个接触器形成导电层10a、11a,在所述两个接触器形成导电层10a、11a之间配置一个选择栅极阻断部13,并且在另一栅接触和阻断区域ER13设置一个选择栅极阻断部14。

即使此时,也可使与一接触器形成导电层10a连续设置的第一选择栅极G2a和与另一接触器形成导电层11a连续设置的第二选择栅极G3a电隔离,可独立地控制第一选择栅极G2a和第二选择栅极G3a。

即,本发明的半导体集成电路装置的制造方法中,即使设置两个以上的接触器形成导电层10a、11a、…时,只要在与各所述接触器形成导电层10a、11a、…连续设置的选择栅极彼此电隔离的位置形成选择栅极阻断部13、14、…即可。

顺便说一下,作为上述实施方式的周边电路18、19,除了适用形成在与存储器单元3a、3b、3c、3d、3e、3f相同区域的读出放大器、列译码器、行译码器等其他各种周边电路(直接周边电路)之外,还可以适用形成在与存储器单元3a、3b、3c、3d、3e、3f不同区域的CPU、ASIC、输入输出电路等其他各种周边电路。

附图标记的说明

1:半导体集成电路装置

3a、3b、3c、3d、3e、3f:存储器单元

4a、4b:存储器栅构造体

5a、5b:第一选择栅构造体

6a、6b:第二选择栅构造体

G1a、G1b:存储器栅极

G2a、G2b:第一选择栅极

G3a、G3b:第二选择栅极

EC:电荷存储层

23a:下部栅绝缘膜

23b:上部栅绝缘膜

Rr1a、Rr1b:抗蚀剂

再多了解一些
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