一种阵列基板及其制造方法、液晶显示装置与流程

本发明涉及液晶显示技术领域，特别涉及一种阵列基板及其制造方法、液晶显示装置。

背景技术：

液晶显示装置因其重量轻、体积小、功能低等优点，已经成为目前使用最广泛的平板显示装置，应用于手机、数字相机、计算机等电子设备中。

本申请的发明人在长期的研发中发现，随着液晶显示装置解析度的增加，像素充电时间减短，由于像素的负载不变，使得像素的充电率下降；同时，由于液晶显示装置中的扫描线和数据线存在大量交叠区域，在充电时形成寄生电容，与扫描线和数据线本身的电阻同时作用，成为信号延迟的主要因素，也对像素的充电率造成影响，降低液晶显示装置的显示效果。

技术实现要素：

本发明提供一种阵列基板及其制造方法、液晶显示装置，以解决现有技术中液晶显示装置中的信号延迟、充电率低的技术问题。

为解决上述技术问题，本发明采用的一个技术方案是提供一种阵列基板，包括：

多条扫描线；

多条数据线，与所述多条扫描线彼此交叉设置，从而定义出多个像素区域；

多条辅助线段，其中，每条所述扫描线和/或每条所述数据线分别对应至少一条辅助线段，所述扫描线和/或所述数据线与所述对应的辅助线段电容耦合以降低所述扫描线和/或所述数据线上的信号延迟时间。

为解决上述技术问题，本发明采用的另一个技术方案是提供一种阵列基板的制造方法，包括：

在基板上形成多条扫描线、多条第一辅助线段和多个薄膜晶体管的栅极，其中，每个所述薄膜晶体管的栅极与一条对应的所述扫描线相连；

形成所述多个薄膜晶体管的半导体层；

形成多条数据线、多条第二辅助线段和所述多个薄膜晶体管的源极和漏极，其中，每个所述薄膜晶体管的源极与一条对应的所述数据线相连；

形成多个像素电极，其中，每个所述像素电极与一个对应的所述薄膜晶体管的漏极相连；

其中，每条所述扫描线和/或每条所述数据线分别对应至少一条辅助线段，所述扫描线和/或所述数据线与所述对应的辅助线段电容耦合以降低所述扫描线和/或所述数据线上的信号延迟时间。

为解决上述技术问题，本发明采用的又一个技术方案是提供一种液晶显示装置，包括上述的阵列基板。

本发明通过在阵列基板的每条扫描线和/或每条数据线分别对应设置至少一条辅助线段，以降低扫描线和/或数据线上的信号延迟时间，提高充电率，改善显示效果。

附图说明

图1是本发明阵列基板实施例的结构示意图；

图2是本发明阵列基板实施例的像素结构示意图；

图3是本发明阵列基板实施例的阵列基板等效电路示意图；

图4是本发明阵列基板实施例的像素充电波形示意图；

图5是本发明阵列基板的制造方法实施例的流程示意图；

图6a-6g是本发明阵列基板的制造方法实施例中阵列基板的工艺流程示意图；

图7是本发明阵列基板的制造方法实施例的va模式的像素结构示意图；

图8是本发明阵列基板的制造方法实施例的ips模式的像素结构示意图；

图9本发明液晶显示装置实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

参见图1和图2，本发明阵列基板实施例包括：

多条扫描线10；

多条数据线20，与多条扫描线10彼此交叉设置，从而定义出多个像素区域30；

多条辅助线段，其中，每条扫描线10和/或每条数据线20分别对应至少一条辅助线段，扫描线10和/或数据线20与对应的辅助线段电容耦合以降低扫描线10和/或数据线20上的信号延迟时间。

可选的，辅助线段包括第一辅助线段40和第二辅助线段50，其中，第一辅助线段40平行于数据线20，且与扫描线10设置在同一层中，每条数据线20对应一个像素区域内30的部分分别对应一条第一辅助线段40，且第一辅助线段40的长度小于数据线20对应一个像素区域30内的部分以使第一辅助线段40非重叠于扫描线10和数据线20的重叠部分；而第二辅助线段50平行于扫描线10，且与数据线20设置在同一层中，每条扫描线10中对应一个像素区域30内的部分分别对应一条第二辅助线段50，且第二辅助线段50的长度小于扫描线10对应一个像素区域30内的部分以使第二辅助线段50非重叠于扫描线10和数据线20的重叠部分。

可选的，辅助线段处于浮接状态，以与扫描线10或者数据线20形成电容耦合。

可选的，每个像素区域30包括薄膜晶体管301和像素电极302，其中，薄膜晶体管301的栅极3011电性连接至一条对应的扫描线10，薄膜晶体管301的源极3012电性连接至一条对应的数据线20，而薄膜晶体管301的漏极3013电性连接至像素电极302。

其中，薄膜晶体管301的栅极3011与第一辅助线段40设置在同一层中，而薄膜晶体管301的源极3012和漏极3013与第二辅助线段50设置在同一层中。

参见图1至图4，在其他实施例中，阵列基板可以只设有第一辅助线段40，平行于数据线20，且与扫描线10设置在同一层中。

其中，每个像素区域30内的数据线20等效为电阻r1，扫描线10与数据线20交叠产生寄生电容c1，每个第一辅助线段40等效为电阻r2，第一辅助线段40处于浮接状态，以与数据线20形成电容c2耦合；数据线20通过液晶电容clc接地；液晶电容clc一端的接像素电极，一端接地。图4为液晶电容clc两端的电压随时间的变化关系图，即像素充电波形图，包括现有技术中液晶电容clc两端的电压随时间的变化曲线801，和本实施例中液晶电容clc两端的电压随时间的变化曲线802，本发明实施例中液晶电容clc两端的电压随时间的增加，上升得更快，像素充电率明显高于现有技术中的像素充电率。

可选的，在其他实施例中，阵列基板也可以只设有第二辅助线段50，平行于扫描线10，且与数据线20设置在同一层中。其中，第二辅助线段50处于浮接状态，以与扫描线10形成电容耦合。

本发明实施例通过在阵列基板的每条扫描线和/或每条数据线分别对应设置至少一条辅助线段，以降低扫描线和/或数据线上的信号延迟时间，提高充电率，改善显示效果。

参见图5和图6a-图6g，本发明阵列基板的制造方法实施例包括：

s101、在基板100上形成多条扫描线10、多条第一辅助线段40和多个薄膜晶体管301的栅极3011，其中，每个薄膜晶体管301的栅极3011与一条对应的扫描线10相连；

可选的，在多条扫描线10和多条第一辅助线段40的同一层形成第一公共电极303。

s102、形成多个薄膜晶体管301的半导体层3014；

s103、形成多条数据线20、多条第二辅助线段50和多个薄膜晶体管301的源极3012和漏极3013，其中，每个薄膜晶体管301的源极3012与一条对应的数据线20相连；

可选的，每条扫描线10对应一个像素区域内的部分分别对应一条第二辅助线段50，且第二辅助线段50的长度小于扫描线10对应一个像素区域内的部分以使第二辅助线段50非重叠于扫描线10和数据线20的重叠部分；

每条数据线20对应一个像素区域内的部分分别对应一条第一辅助线段40，且第一辅助线段40的长度小于数据线20对应一个像素区域内的部分以使第一辅助线段40非重叠于扫描线10和数据线20的重叠部分。

其中，每条扫描线10和/或每条数据线20分别对应至少一条辅助线段，扫描线10和/或数据线20与对应的辅助线段电容耦合以降低扫描线10和/或数据线20上的信号延迟时间。

s104、形成彩色滤光层60；

可选的，彩色滤光层还可以设置在液晶显示装置中与阵列基板对列的彩膜基板上。

s105、在彩色滤光层60中对应设置多个通孔70，以在形成多个像素电极302时使每个像素电极302与一个对应的薄膜晶体管301的漏极3013相连。

s106、形成多个像素电极302，其中，每个像素电极302与一个对应的薄膜晶体管301的漏极3013相连；

可选的，在像素电极302的同一层形成第二公共电极304。

可选的，阵列基板可以是va(verticalalignment，垂直排列)模式，其像素结构参见图7，像素电极3021通过过孔70与薄膜晶体管的漏极3013相连；阵列基板还可以是ips(in-planeswitching，板内切换)模式，其像素结构参见图8，像素电极3022通过过孔70与薄膜晶体管301的漏极3013相连。

可选的，阵列基板还可以是tn(twistnematic，扭曲向列型)模式、mva(multi-domainverticalalignment，多域垂直排列)模式或ffs(fringefieldswitching，广视角)模式等。

本发明实施例通过在阵列基板的每条扫描线和/或每条数据线分别对应设置至少一条辅助线段，以降低扫描线和/或数据线上的信号延迟时间，提高充电率，改善显示效果。

参见图9，本发明液晶显示装置实施例包括上述的阵列基板901，对列基板902及设置于阵列基板901与对列基板902间的液晶层。

具体的，本发明实施例中阵列基板的结构参见上述阵列基板实施例，在此不再赘述。

本发明实施例通过在阵列基板的每条扫描线和/或每条数据线分别对应设置至少一条辅助线段，以降低扫描线和/或数据线上的信号延迟时间，提高充电率，改善显示效果。

以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。