电子设备和用于制造其的方法与流程

本申请要求于2015年5月22日提交的第10-2015-0071716号韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。

技术领域

本公开的示例性实施例总体涉及一种半导体器件，更具体地，涉及一种包括从衬底垂直层叠的多个存储单元的电子设备和用于制造其的方法。

背景技术：

半导体器件可以包括例如与非(NAND)型闪存等，这样的半导体器件即使提供给半导体器件的电源中断也能够储存数据并基本上维持储存的数据。

具有在硅衬底上以单层形成的存储单元的二维半导体器件趋近集成度极限。近期，已经提出了具有从硅衬底垂直层叠的多个存储单元的三维半导体器件。

技术实现要素：

在实施例中，提供了一种用于制造包括半导体存储器的电子设备的方法。该方法可以包括：在衬底上形成其中层间电介质层与材料层交替层叠的层叠结构；形成多个孔，所述多个孔被布置为具有基本上恒定的间隔，同时通过穿过层叠结构而暴露衬底；在所述多个孔的第一孔中形成沟道层；在所述多个孔的第二孔中形成虚设层；在包括虚设层和沟道层的所得结构上形成掩模图案，以暴露沿第一方向延伸同时与沿第一方向布置的虚设层重叠的区域；以及通过使用掩模图案作为刻蚀阻挡来刻蚀层叠结构并且去除虚设层而形成狭缝。

在实施例中，可以提供一种包括半导体存储器的电子设备。半导体存储器可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸。狭缝可以包括凸部，凸部具有比凹部相对大的沿第二方向的宽度，凹部具有相对小的沿第二方向的宽度，第二方向与第一方向交叉。

在实施例中，可以提供一种包括半导体存储器的电子设备。半导体存储器可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交 替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸。狭缝可以包括与第二凸部镜像的第一凸部，第二凸部分别位于第一凸部对面。狭缝可以包括与第二凹部镜像的第一凹部，第二凹部分别位于第一凹部对面。

附图说明

图1A、图1B、图2A、图2B、图2C、图3A、图3B、图4A、图4B、图5和图6是用于解释对比示例的半导体器件、用于制造其的方法及其问题的示图。

图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B、图11和图12是图示用于解释根据各种实施例的半导体器件及其制造方法的示例代表的示图。

图13是基于实施例实现存储电路的微处理器的配置图的示例代表。

图14是基于实施例实现存储电路的处理器的配置图的示例代表。

图15是基于实施例实现存储电路的系统的配置图的示例代表。

图16是基于实施例实现存储电路的数据储存系统的配置图的示例代表。

图17是基于实施例实现存储电路的存储系统的配置图的示例代表。

具体实施方式

以下将参照附图描述各种实施例。然而，实施例可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，提供这些实施例使得本公开将是彻底的和完整的，这些实施例将把本公开的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在各种附图和实施例中始终指相同的部分。

将首先描述在制造对比示例的半导体器件时出现的问题。

图1A、图1B、图2A、图2B、图2C、图3A、图3B、图4A、图4B、图5和图6是用于解释对比示例的半导体器件、用于制造其的方法及其问题的示图。图1A、图2A、图3A和图4A是平面图，图1B、图2B、图3B和图4B是沿图1A、图2A、图3A和图4A的线A1-A1’截取的剖面图。图5和图6是用于解释图4A和图4B的后续工艺的剖面图。

参照图1A和图1B，可以在衬底10(其中已经形成有预定下部结构)上交替层叠多个层间电介质层11和多个牺牲层12。

可以选择性地刻蚀层间电介质层11和牺牲层12的交替层叠结构，从而形成通过穿过交替层叠结构而暴露衬底10的一部分的沟道孔CH1。沟道孔CH1可以形成在除要布置狭缝的区域以外。在下文中，布置狭缝的区域将被称为狭缝区SA，布置沟道孔CH1的区域将被称为沟道区CA。在沟道区CA中，可以以Z字型来布置沟道孔CH1。在线A1-A1’上，狭缝区SA置于其间的相邻沟道孔CH1之间的间隔可以明显大于任意一个沟道区CA中包括的相邻沟道孔CH1之间的间隔。

参照图2A和图2B，可以在沟道孔CH1的侧壁上形成存储层14，然后可以形成沟道层15以填充其中形成有存储层14的沟道孔CH1。参照通过将图2B的部分P1放大而得到的图2C，存储层14可以包括按照接近沟道层15的次序顺序布置的隧道绝缘层14A、电荷储存层14B和电荷阻挡层14C。

参照图3A和图3B，可以在图2A和图2B的结构上形成用于形成狭缝的掩模图案M1。掩模图案M1可以仅暴露要形成狭缝的区域并覆盖其他区域。狭缝可以位于狭缝区SA中。

参照图4A和图4B，可以通过采用图3A和图3B的掩模图案M1作为刻蚀阻挡来刻蚀层间电介质层11和牺牲层12的交替层叠结构，从而形成沿第一方向延伸的狭缝S1。通过狭缝S1，交替层叠结构可以在与第一方向交叉的第二方向上被划分为两部分。当狭缝S1形成时，衬底10的一部分也可以通过过刻蚀被刻蚀。

可以在用于形成狭缝S1的刻蚀工艺中去除掩模图案M1，或者可以通过分离工艺来去除掩模图案M1。

参照图5，可以去除由狭缝S1暴露的牺牲层12。在下文中，将把通过去除牺牲层12而形成的空间称为凹槽G1。凹槽G1可以形成为围绕沟道层15，同时位于在垂直于衬底10的表面的垂直方向上相邻的层间电介质层11之间。

参照图6，可以将栅电极层16形成为填充在凹槽G1中。可以以这样的方式来形成栅电极层16，即，沿图5的工艺所得结构沉积导电材料，并且执行刻蚀工艺使得导电材料存在于凹槽G1中。

结果，可以制造图6中所示的半导体器件。在该半导体器件中，一个存储单元MC可以包括一个沟道层15、围绕该沟道层15的一个栅电极层16以及介于其间的存储层14。根据施加至栅电极层16的电压，电荷可以从沟道层15引入至电荷储存层14B，或者电荷储存层14B的电荷可以被放电至沟道层15，使得不同类型的数据可以储存在存储单元MC中。

然而，根据对比示例的半导体器件及其制造方法，可能出现下面的问题。

例如，沟道孔CH1和沟道层15有规律地布置在沟道区CA中，但是狭缝区SA破坏了这种布置规律。因此，邻近狭缝区SA的沟道孔CH1和沟道层15的平面形状变形。在这种情况下，由于在填充和刻蚀凹槽G1中的导电材料以形成栅电极层16的工艺中导电材料的非一致损失等，可以形成不一致的栅电极层16。结果，在对比示例中，存储单元MC的特性可以是不一致的。

另外，沿第二方向应该确保预定水平或更大的狭缝S1的宽度。只有当狭缝S1的宽度增大至预定水平或更大时，才可以通过狭缝S1容易地分离层叠结构，并且才可以通过狭缝S1来容易地执行牺牲层12的去除工艺以及栅电极层16的形成工艺。然而，在对比示例中，当狭缝S1的宽度增大时，半导体器件的面积会增大。

在本实施例中，可以解决前述对比示例的问题，从而提供半导体器件及其制造方法，通过其可以确保一致的存储单元特性并且减小其面积。

图7A、图7B、图8A、图8B、图8C、图9A、图9B、图10A、图10B、图11和图12是图示用于解释根据各种实施例的半导体器件及其制造方法的示例代表的示图。图7A、图8A、图9A和图10A是平面图，图7B、图8B、图9B和图10B是沿图7A、图8A、图9A和图10A的线A1-A1’截取的剖面图。图11和图12是用于解释图10A和图10B的后续工艺的剖面图。

各种实施例可以针对一种电子设备及其制造方法，该电子设备能够确保存储单元特性的一致性、能够减小尺寸并且简化工艺。

参照图7A和图7B，可以提供衬底100，衬底100中已经形成有预定下部结构(未图示)。例如，衬底100可以包括要耦接至沟道层的源极区。可选择地，衬底100可以包括可耦接至成对的沟道层的耦接构件，以将它们彼此耦接。

在衬底100上，可以交替地层叠多个层间电介质层110和多个牺牲层120。在后续工艺中，牺牲层120可以由存储单元的栅电极取代，并且可以由具有与层间电介质层110的刻蚀率不同的刻蚀率的材料形成。即，为了基本上防止层间电介质层110在牺牲层120的后续去除工艺中被损坏。例如，当层间电介质层110由氧化硅形成时，牺牲层120可以由氮化硅形成。层间电介质层110用于使垂直放置的存储单元的栅电极彼此绝缘，并且可以由各种绝缘材料(诸如氧化硅、氮化硅、氮氧化硅及其组合)形成。

可以选择性地刻蚀层间电介质层110与牺牲层120的交替层叠结构，从而形成通过穿过交替层叠结构而暴露衬底100的一部分的沟道孔CH2和虚设孔DH。沟道孔CH2 用于提供其中要形成沟道的空间，并且可以布置在沟道区中。在沟道区中，沟道孔CH2可以以Z字型布置。虚设孔DH是与沟道无关的孔，并且可以形成在除沟道区以外的区域中。虚设孔DH可以具有与沟道孔CH2的平面形状和剖面形状基本上相同的平面形状和剖面形状，并且可以形成为与沟道孔CH2一起有规律地布置。例如，虚设孔DH和沟道孔CH2可以以Z字型布置。Z字型可以表示：孔被布置为沿第一方向位于直线上，而沿基本上垂直于第一方向的第二方向不位于直线上并且布置为彼此交叉。两个相邻沟道孔CH2之间的间隔可以与相邻的沟道孔CH2与虚设孔DH的间隔基本上相同。可以以基本上相同的掩模和刻蚀工艺来形成沟道孔CH2和虚设孔DH。在实施例中，两个沟道孔CH2和一个虚设孔DH交替地布置在线A2-A2’上；然而，实施例不局限于此。在实施例中，也可以交替地布置三个或更多个沟道孔CH2和一个虚设孔DH，等等。在实施例中，也可以交替地布置一个或更多个沟道孔CH2和一个或更多个虚设孔DH。

参照图8A和图8B，可以形成虚设层DP以填充在虚设孔DH中。虚设层DP可以由与层间电介质层110或牺牲层120的材料基本上相同的材料形成。在这样的示例中，在后续狭缝处理的时候，在刻蚀层间电介质层110和牺牲层120的交替层叠结构的工艺中，也可以去除虚设层DP，使得工艺简化。可以在用于覆盖沟道区的掩模图案(未图示)已经形成的状态中形成虚设层DP。

可以在沟道孔CH2的侧壁上形成存储层140，然后可以形成沟道层150以填充在沟道孔CH2(其中已经形成有存储层140)中。参照通过放大图8B的部分P2而得到的图8C，存储层140可以包括按照接近沟道层150的次序顺序布置的隧道绝缘层140A、电荷储存层140B和电荷阻挡层140C。隧道绝缘层140A能够使电荷隧穿并且可以由氧化硅等形成。电荷储存层140B储存电荷并且可以由氮化硅和多晶硅等形成。电荷阻挡层140C阻挡电荷的传送并且可以由氧化硅等形成。可以通过沿包括沟道孔CH2的所得结构的整个表面顺序地沉积电荷阻挡层140C、电荷储存层140B和隧道绝缘层140A，然后执行全面刻蚀(blanket etch)来形成存储层140。沟道层150可以由各种半导体材料(诸如多晶硅)形成。可以通过形成厚度足以充分填充沟道孔CH2(其中已经形成有存储层140)的半导体材料，然后执行平坦化工艺(例如，CMP(化学机械抛光))直到最上面的层间电介质层110被暴露来形成沟道层150。

在以上实施例中，已经描述了以下示例，即，在虚设孔DH中形成虚设层DP，然后在沟道孔CH2中形成存储层140和沟道层150；然而，各种实施例不局限于此。在实施例中，可以首先执行在沟道孔CH2中形成存储层140和沟道层150的工艺，然后可以执行在虚设孔DH中形成虚设层DP的工艺。

参照图9A和图9B，可以在图8A和图8B的结构上形成掩模图案M2以暴露要形 成狭缝的区域并且覆盖其他区域。可以在包括虚设层和沟道层的图8A和图8B的结构上形成掩模图案以暴露沿第一方向延伸的区域，同时掩模图案与沿第一方向布置的虚设层的一部分重叠。由掩模图案M2暴露的区域可以具有沿第一方向延伸的线形，同时与沿第一方向布置的虚设层DP重叠。沿与第一方向交叉的第二方向，由掩埋图案M2暴露的区域的宽度可以小于虚设层DP的宽度。因此，沿第二方向，只有虚设层DP的中心部可以由掩埋图案M2暴露，而虚设层DP的两边缘不会被暴露。

参照图10A和图10B，可以通过采用图9A和图9B的掩埋图案M2作为刻蚀阻挡来刻蚀层间电介质层110和牺牲层120的交替层叠结构，以及可以去除虚设层DP，从而形成沿第一方向延伸的狭缝S2。在虚设层DP由与层间电介质层110或牺牲层120的材料基本上相同的材料形成的示例中，在刻蚀层间电介质层110和牺牲层120的交替层叠结构时，虚设层DP也可以被去除。然而，在虚设层DP由与层间电介质层110和牺牲层120的材料不同的材料形成的示例中，也可以执行虚设层DP的额外去除工艺。结果，狭缝S2可以具有这样的平面形状，其中第二方向的宽度在虚设层DP所处的部分处相对大而在其他部分处相对小。即，当从平面图观察时，平面狭缝S2可以具有凸部和凹部沿第一方向交替布置的形状。

通过该狭缝S2，交替层叠结构可以沿第二方向被划分为两个部分。当狭缝S2形成时，也可以通过过刻蚀来刻蚀衬底100的一部分。

在用于形成狭缝S2的刻蚀工艺中可以去除掩模图案M2，或者可以通过单独的工艺来去除掩模图案M2。在实施例中，同时执行刻蚀层叠结构以形成狭缝S2以及去除掩模图案M2。

参照图11，可以通过诸如各向同性刻蚀(例如，湿刻蚀)来去除由狭缝S2暴露的牺牲层120。在下文中，将把通过去除牺牲层120而形成的空间称为凹槽G2。凹槽G2可以形成为围绕沟道层150，同时位于沿垂直方向垂直相邻的层间电介质层110之间。

参照图12，可以形成栅电极层160以填充在凹槽G2中。栅电极层160可以以这样的方式来形成，即沿图11的工艺所得结构沉积导电材料并且执行全面刻蚀工艺，使得导电材料存在于凹槽G2中。在实施例中，栅电极层160可以包括TiN等的金属氮化物层160A和W(钨)等的金属层160B。金属氮化物层160A可以沿凹槽G2的内表面形成并且可以用作金属的扩散阻挡。金属层160B可以形成为填充凹槽G2(其中已经形成有金属氮化物层160A)的其余空间。

通过前述工艺，可以制造图12中所示的半导体器件。

再次参照图12，根据实施例的半导体器件可以包括在衬底100上沿垂直方向延伸的柱状沟道层150、在衬底100上沿沟道层150交替层叠的层间电介质层110和栅电极层160、以及介于沟道层150与栅电极层160之间的存储层140。一个沟道层150、围绕沟道层150的一个栅电极层160、以及介于其间的存储层140可以形成一个存储单元MC。根据施加至栅电极层160的电压，电荷可以从沟道层150引入至电荷储存层140B，或者电荷储存层140B的电荷可以被放电至沟道层150，使得不同类型的数据可以被储存在存储单元MC中。

参照图10A与图12，层间电介质层110和栅电极层160的交替层叠结构可以通过狭缝S2(形成在未布置沟道层150的区域中)而被划分为多个结构。当从平面图观察时，狭缝S2可以具有凸部和凹部交替布置的形状，其中，凸部沿第一方向延伸并且具有相对大的第二方向的宽度，凹部具有相对小的第二方向的宽度。在该实施例中，在第一方向上，狭缝S2的凹部可以形成在分别与相邻沟道层150相对应的位置，狭缝S2的凸部可以形成在分别与相邻沟道层150之间的对应区域相对应的位置。在实施例中，当从平面图观察时，狭缝S2的凸部可以包括关于第一方向镜像并且关于第二方向与第二凸部间隔开的第一凸部。第一凸部与第二凸部相对。在实施例中，当从平面图观察时，狭缝S2的凹部可以包括关于第一方向镜像并且关于第二方向与第二凹部间隔开的第一凹部。第一凹部与第二凹部相对。在实施例中，狭缝S2包括沿第二方向与第二凸部镜像的第一凸部，第二凸部与第一凸部相对地定位。在实施例中，狭缝S2包括沿第二方向与第二凹部镜像的第一凹部，第二凹部与第一凹部相对地定位。

根据以上所描述的半导体器件及其制造方法，可以获得以下优点。

当形成沟道孔CH2时，与沟道孔CH2一起形成规律布置的虚设孔DH被形成，使得能够基本上防止沟道孔CH2和沟道层150的平面形状变形。因此，可以能够解决由于沟道孔CH2和沟道层150的变形(例如，非一致导电材料损失)而导致缺陷的问题。结果，存储单元MC的特性可以是一致的。

此外，由于形成狭缝S2的工艺包括去除虚设层DP的工艺，因此可以能够容易地分离层叠结构，而不管狭缝S2的宽度如何。

此外，由于确保与虚设层DP相对应的部分处的狭缝S2的宽度大到一定程度，因此能够容易地执行通过狭缝S2去除牺牲层120的工艺以及形成栅电极层160的工艺。

另外，由于允许与虚设层DP不对应的部分处的狭缝S2的宽度小，因此也能够减小半导体器件的面积。

可以对前述实施例的半导体器件及其制造方法进行各种变形。

例如，在图7A和图7B的工艺中，可以直接沉积栅电极层160来代替牺牲层120。在这样的示例中，由于狭缝S2仅用于分离层间电介质层110与栅电极层160的交替层叠结构，因此可以省略图11和图12的工艺。

例如，在图8A和图8B的工艺中，可以省略形成存储层140的工艺。即，也可以将沟道层150填充在整个沟道孔CH2中。在这样的示例中，在图12的工艺中将栅电极层160填充在凹槽G2中之前，可以首先执行沿凹槽G2的内壁形成存储层140的工艺。这是因为存储层140仅介于沟道层150与栅电极层160之间。

基于各种实施例(即，与图7A至图12相关的那些实施例)的以上和其他存储电路或半导体器件可以用在一系列设备或系统中。图13至图17提供能够实现本文所公开的存储电路的设备或系统的一些示例。

图13是基于实施例的实现存储电路的微处理器的配置图的示例代表。

参照图13，微处理器1000可以执行用于控制和调谐从各种外部设备接收数据、处理数据、以及将处理结果输出至外部设备的一系列处理的任务。微处理器1000可以包括存储单元1010、操作单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储单元1010是微处理器1000中的储存数据的部分，如处理器寄存器或寄存器等。存储单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时储存通过操作单元1020对其执行操作的数据、执行操作的结果数据以及执行操作的数据被储存处的地址的功能。

存储单元1010可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储单元1010可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在存储单元1010中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善微处理器1000的操作特性和集成度。

操作单元1020可以根据控制单元1030解码命令的结果来执行四则运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以接收来自微处理器1000的存储单元1010、操作单元1020和外部设备的信号，执行提取、命令解码和对微处理器1000的信号的输入和输出的控制，以及运行由程序表示的处理。

根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，该高速缓冲存储单元1040可以暂时储存要从除存储单元1010以外的外部设备输入或者要被输出至外部设备的数据。在该示例中，高速缓存存储单元1040可以通过总线接口1050来与存储单元1010、操作单元1020和控制单元1030交换数据。

图14是基于实施例的实现存储电路的处理器的配置图的示例代表。

参照图14，处理器1100可以通过包括除微处理器的功能以外的各种功能来改善特性并实现多功能性，微处理器执行用于控制和调谐从各种外部设备接收数据、处理数据、以及将处理结果输出至外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核单元1110、用于暂时储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。

本实施方式的核单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112和控制单元1113。

存储单元1111是处理器1100中储存数据的部分，如处理器寄存器和寄存器等。存储单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存通过操作单元1112对其执行操作的数据、执行操作的结果数据以及执行操作的数据被储存处的地址的功能。操作单元1112是处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113解码命令的结果来执行四则运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以接收来自处理器1100的存储单元1111、操作单元1112和外部设备的信号，执行提取、命令解码和对处理器1100的信号的输入和输出的控制，以及运行由程序表示的处理。

高速缓冲存储单元1120是暂时储存数据的部分，以补偿以高速操作的核单元1110与以低速操作的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括主储存器部1121、二级储存器部1122和三级储存器部1123。总体而言，高速缓冲存储单元1120包括主储存器部1121和二级储存器部1122，以及在需要大储存容量的情况下可以包括三级储存器部1123。如果情况需要，则高速缓冲存储单元1120可以包括更多数量的储存器部。也就是说，高速缓冲存储单元1120中所包括的储存器部的数量可以根 据设计而变化。主储存器部1121、二级储存器部1122和三级储存器部1123储存和识别数据的速度可以相同或不同。在各个储存器部1121、1122和1123的速度不同的情况下，主储存器部1121的速度可以最大。高速缓冲存储单元1120的主储存器部1121、二级储存器部1122和三级储存器部1123中的至少一个储存器部可以包括根据实施方式的一个或更多个上述半导体器件。例如，高速缓冲存储单元1120可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在高速缓冲存储单元1020中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善处理器1100的操作特性和集成度。

虽然在图14中图示了主储存器部1121、二级储存器部1122和三级储存器部1123全都配置在高速缓冲存储单元1120的内部，但是要注意的是，高速缓冲存储单元1120的主储存器部1121、二级储存器部1122和三级储存器部1123可以全部配置在核单元1110的外部，并且可以补偿核单元1110与外部设备之间的数据处理速度的差异。高速缓冲存储单元1120的主储存器部1121可以设置在核单元1110的内部，二级储存器部1122和三级储存器部1123可以配置在核单元1100的外部以强化数据处理速度的差异的补偿功能。在实施方式中，主储存器部1121和二级储存器部1122可以设置在核单元1110的内部，三级储存器部1123可以设置在核单元1110的外部。

总线接口1130是连接核单元1110、高速缓冲存储单元1120和外部设备的部分并且允许高效地传输数据。

根据本实施方式的处理器1100可以包括多个核单元1100，且多个核单元1110可以共享高速缓冲存储单元1120。多个核单元1110和高速缓冲存储单元1120可以直接连接或通过总线接口1130连接。多个核单元1110可以以与以上描述的核单元1110的配置相同的方式来配置。在处理器1100包括多个核单元1110的情况下，高速缓冲存储单元1120的主储存器部1121可以相应于多个核单元1110的数量而配置在每个核单元1110中，二级储存器部1122和三级储存器部1123可以以通过总线接口1130被共享的方式配置在多个核单元1110的外部。主储存器部1121的处理速度可以大于二级储存器部1122和三级储存器部1123的处理速度。在另一个实施方式中，主储存器部1121和二级储存器部1122可以相应于多个核单元1110的数量而配置在每个核单元1110中，三级储存器部1123可以以通过总线接口1130被共享的方式配置在多个核单元1110的外部。

根据实施方式的处理器1100还可以包括：嵌入式存储单元1140，储存数据；通信 模块单元1150，可以以有线方式或无线方式来将数据传输至外部设备以及从外部设备接收数据；存储器控制单元1160，驱动外部存储器件；媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，并且将处理过的数据输出至外部接口设备等。此外，处理器1100可以包括多个各种模块和设备。在该示例中，添加的多个模块可以通过总线接口1130与核单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器件还可以包括非易失性存储器件。易失性存储器件可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和具有与以上提及的存储器类似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋传输力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块及其二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE，long term evolution)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

存储器控制单元1160管理和处理在根据不同的通信标准来操作的处理器1100与外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘的冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或者以图像、声音和其他的形式从外部输入设备输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。

图15是基于实施例的实现存储电路的系统的配置图的示例代表。

参照图15，作为用于处理数据的设备的系统1200可以执行输入、处理、输出、通信、储存等以进行一系列数据操作。该系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。

处理器1210可以解码输入的命令以及针对储存在系统1200中的数据进行处理操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

主存储器件1220是这样的储存器，其在运行程序时可以暂时储存、调用和运行来自辅助存储器件1230的程序码或数据以及在电源中断时可以保持记忆内容。主存储器件1220可以包括根据实施方式的一个或更多个上述半导体器件。例如，主存储器件1220可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在主存储器件1220中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善系统1200的操作特性和集成度。

此外，主存储器件1220还可以包括易失性存储器型(其中，在电源中断时所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而是可以包括易失性存储器型(其中，在电源中断时所有内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

辅助存储器件1230是用于储存程序码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的一个或更多个上述半导体器件。例如，辅助存储器件1230可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层 间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在辅助储器件1230中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善系统1200的操作特性和集成度。

此外，辅助存储器件1230还可以包括数据储存系统(见图16的参考标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而是可以包括数据储存系统(见图16的参考标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。

接口设备1240可以用于在本实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的设备及其二者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE，long term evolution)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

图16是基于实施例的实现存储电路的数据储存系统的配置图的示例代表。

参照图16，数据储存系统1300可以包括具有非易失性特性的作为用于储存数据的组件的储存设备1310、控制储存设备1310的控制器1320、用于与外部设备连接的接口1330、以及用于暂时储存数据的暂时储存设备1340。数据储存系统1300可以是：盘型，诸如硬盘驱动器(HDD)、紧凑型盘只读存储器(CDROM)、数字化通用盘(DVD)、固态盘(SSD)等；以及卡型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC) 卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。

储存设备1310可以包括半永久储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

控制器1320可以控制储存设备1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321等，处理器1321执行操作以对通过接口1330而从数据储存系统1300的外部输入的命令进行处理。

接口1330用于执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的示例中，接口1330可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等的设备中所用的接口兼容，或者可以与类似于以上提及的设备的设备中所用的接口兼容。在数据储存系统1300是盘型的示例中，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者可以与类似于以上提及的接口的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。

暂时储存设备1340可以暂时地储存数据，以用于根据与外部设备、控制器和系统的接口的多样性和高性能而在接口1330与储存设备1310之间高效地传输数据。用于暂时储存数据的暂时储存设备1340可以包括根据实施方式的一个或更多个上述半导体器件。暂时储存设备1340可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在储存设备1310或暂时储存设备1340中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善数据储存系统1300的操作特性和集成度。

图17是基于实施例的实现存储电路的存储系统的配置图的示例代表。

参照图17，存储系统1400可以包括具有非易失性特性而作为用于储存数据的组件的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430 等。存储系统1400可以是卡型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等。

用于储存数据的存储器1410可以包括根据实施方式的一个或更多个上述半导体器件。例如，存储器1410可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构，在存储器1410中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善存储系统1400的操作特性和集成度。

此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421执行用于对通过接口1430从存储系统1400的外部输入的命令进行处理的操作。

接口1430用于执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型快闪(CF)卡等的设备中所用的接口兼容，或者可以与类似于以上提及的设备的设备中所用的接口兼容。接口1430可以与具有彼此不同类型的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统的接口的多样性和高性能而在接口1430与存储器1410之间高效地传输的数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的一个或更多个上述半导体器件。例如，缓冲存储器1440可以包括：多个沟道层，从衬底沿垂直方向延伸；层间电介质层和栅电极层，在衬底上沿沟道层交替层叠；存储层，介于沟道层与栅电极层之间；以及狭缝，形成在层间电介质层与栅电极层的层叠结构中并且沿第一方向延伸，其中，狭缝包括凸部和凹部，凸部具有相对大的与第一方向交叉的第二方向的宽度，凹部具有相对小的第二方向的宽度。通过该结构， 在缓冲存储器1440中，可以确保存储单元的特性的一致性，并且可以减小尺寸并简化工艺。结果，可以改善存储系统1400的操作特性和集成度。

此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋传输力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋传输力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。

图13至图17中的基于在本文件中公开的存储器件的电子设备或系统的以上示例中的特征可以以各种设备、系统或应用来实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、有或无无线通信功能的数字照相机、手表或具有无线通信能力的其他可佩带设备。

虽然本公开包含很多细节，但是这些细节不应当被解释为对实施例的范围或者可以要求保护的内容的范围的限制，而是对可针对具体实施例的特征的描述。在本公开中单独的实施例的上下文中描述的特定特征也可以与单个实施例组合来实现。相反地，在单个实施例的上下文中描述的各种特征也可以在多个实施例中单独地实现或者以任何适当的子组合来实现。此外，虽然特征可以在上面被描述为在特定组合中起作用并且甚至最初要求这样被保护，但是在某些情况下，可以从所述组合中去除来自要求保护的组合的一个或更多个特征，以及要求保护的组合可以针对子组合或子组合的变化。

类似地，虽然在附图中以特定次序来描述操作，但是这不应当被理解为需要以所示的特定次序或顺序次序来执行这样的操作，或者需要执行所有图示的操作以完成期望的结果。此外，在本公开中描述的实施例中的各种系统组件的分离不应当被理解为在所有实施例中需要这种分离。

仅描述了若干实施方式和示例。可以基于在本公开中描述和图示的内容来做出其他实施方式、改进和变化。