半导体器件及其制造方法与流程

本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制造方法，尤其是涉及GaN基高功率、高电子迁移率半导体晶体管器件。

背景技术：

GaN基III-V族氮化物宽带隙半导体在蓝光和紫外光电子学领域占有重要地位，同时也是制造高温大功率半导体器件的重要材料。目前GaN基的蓝光/紫外光发光二极管和激光器都已经产品化，在电学器件如FETs，HBTs，MOSFETs方面的研究也有了重大的进展。尽管宽带隙、高热导率和高饱和电子速度等优良的特性给III-V族氮化物在高温电子器件应用方面开辟了广阔的应用前景，但是III-V族氮化物具有很高的热稳定性和化学稳定性，也给器件的制造工艺带来了很大的困难。

AlGaN/GaN HEMTs半导体器件的隔离可以采用湿法腐蚀、干法刻蚀和注入隔离等方法来实现。湿法腐蚀具有损伤小、设备简单、操作方便、毒性小等优点，但是由于III-V族氮化物键能大(GaN的键能为8.92eV/atom，AlN的键能为11.52eV/atom)，所以不能在室温下使用传统的酸性和碱性腐蚀液对其进行腐蚀。采用紫外光照射在KOH和HCl腐蚀液中腐蚀可以获得腐蚀速 率高、各向异性、表面光滑的腐蚀效果，但是湿法腐蚀的可控性差，腐蚀效果对材料的性能以及腐蚀液的浓度非常敏感。离子注入工艺虽然可以获得很好的场区隔离，器件在室温下具有很好的夹断特性，且具有很好的温度稳定性。但是离子注入设备成本过于昂贵，这是它无法与成本较低的干法刻蚀隔离竞争的主要劣势。因此，目前GaN HEMT半导体器件的隔离主要是采用干法刻蚀来实现的，如反应离子刻蚀(RIE)、电子回旋共振(ECR)、感应耦合等离子体刻蚀(ICP)等。

GaN缓冲层电绝缘性差是导致器件漏电的主要原因，由于GaN材料在生长过程中存在自掺杂现象，使得GaN缓冲层的电绝缘性不高，所以，用传统的MESA干法刻蚀工艺进行隔离，由于刻蚀的深度一般为300nm，无法消除由材料绝缘性不好带来的漏电，而若加大刻蚀的深度，又会给金属爬坡带来问题。另外，传统的MESA干法刻蚀隔离工艺由于材料表面暴露于空气中，导致在制程过程中无法耐住高温、酸碱、有机溶液浸泡等使得器件间隔离漏电退化的问题。

为了避免上述问题，通过优化MESA刻蚀图形，并采用UV-assist thermal oxidation等氧化处理、表面介质层钝化的方法，可以有效抑制器件隔离漏电的退化。

技术实现要素：

有鉴于此，本发明的目的在于提供一种抑制MESA刻蚀隔离漏电退化的半导体器件及其制造方法，其可以有效抑制该半导体器件因高温、酸碱等引起隔离漏电的退化，同时，本发明具有很好的温度稳定性以及酸碱耐腐性，且具有易于实现、成本低廉的优势。

为了实现上述目的，本发明实施例提供的技术方案如下：

一种半导体器件，所述半导体器件包括衬底以及位于衬底上的外延结构，外延结构上包括有源区、无源区，其中：

在有源区形成有源极、漏极和栅极；

在无源区形成MESA隔离区；

所述MESA隔离区形成有一个或多个沟槽。

作为本发明的进一步改进，所述沟槽的截面形状呈“双指型”或“多指型”。

作为本发明的进一步改进，所述沟槽内形成有氧化层。

作为本发明的进一步改进，所述沟槽内形成有介质层。

作为本发明的进一步改进，所述外延结构包括位于衬底上的沟道层、位于沟道层上的势垒层，所述沟道层和势垒层界面处形成有二维电子气。

作为本发明的进一步改进，所述沟槽的深度至少大于势垒层的深度。

作为本发明的进一步改进，所述介质层的厚度小于或等于MESA隔离区 的沟槽深度。

作为本发明的进一步改进，所述“双指型”或“多指型”沟槽的截面形状包括矩形、梯形、倒梯形、锥形、弧形中的一种或多种的组合。

相应地，一种半导体器件的制造方法，所述制造方法包括：

提供一衬底，在衬底上外延生长外延结构；

在外延结构上无源区的MESA隔离区形成沟槽；

在外延结构上有源区形成源极、漏极和栅极。

作为本发明的进一步改进，所述沟槽的截面形状呈“双指型”或“多指型”。

作为本发明的进一步改进，所述制造方法在形成沟槽后还包括：

通过紫外辅助热氧化、反应离子刻蚀、感性耦合等离子体刻蚀、感性耦合等离子体刻蚀或微波电子回旋共振等离子体刻蚀中的一种或多种方法在“双指型”或“多指型”的沟槽内形成氧化层。

作为本发明的进一步改进，所述制造方法在形成沟槽后还包括：

通过化学气相沉积的方法在“双指型”或“多指型”的沟槽内形成介质层。

本发明的有益效果是：

本发明的半导体器件及其制造方法能够有效抑制半导体器件因高温、酸碱等引起隔离漏电的退化，同时，本发明的半导体器件具有很好的温度稳定性以及酸碱耐腐性，且具有易于实现、成本低廉的优势。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A、1B分别为本发明实第一实施方式中半导体器件的剖视结构示意图及俯视结构示意图；

图2A-2E为本发明第一实施方式中半导体器件的制造方法的工艺步骤图；

图3A、3B分别为本发明实第二实施方式中半导体器件的剖视结构示意图及俯视结构示意图；

图4A-4E为本发明第二实施方式中半导体器件的制造方法的工艺步骤图；

图5为本发明本发明第一实施方式中“双指型”沟槽的截面形状的示意图；

图6为本发明第一实施方式“双指型”和第二实施方式“多指型”MESA图形设计并制造的半导体器件的隔离漏电I-V曲线示意图。

具体实施方式

正如背景技术中所言，GaN基半导体器件中GaN缓冲层电绝缘性差是导 致器件漏电的主要原因。由于GaN材料在生长过程中存在自掺杂现象，使得GaN缓冲层的电绝缘性不高，然而，用传统的MESA干法刻蚀工艺进行隔离，由于刻蚀的深度一般为300nm，所以无法消除由材料绝缘性不好带来的漏电，而若加大刻蚀的深度，又会给金属爬坡带来问题。另外，传统的MESA干法刻蚀隔离工艺由于材料表面暴露于空气中，导致在制程过程中无法耐住高温、酸碱、有机溶液浸泡等使得器件间隔离漏电退化的问题。

因此，本发明为了解决传统的MESA干法刻蚀隔离方法导致在GaN基半导体器件中隔离漏电退化的问题，提出了一种通过“双指型”或“多指型”的MESA图形的设计，并利用等离子体干法刻蚀的方法在外延结构上形成“双指型”或“多指型”的MESA图形，之后利用紫外辅助热氧化(UV-assist thermal oxidation)等方法对MESA隔离区域进行处理在MESA隔离区的沟槽中形成氧化层，然后利用绝缘介质层填充至MESA隔离区域的“指型”沟槽中进行钝化保护，从而避免半导体器件在制程过程中遇到如高温、酸碱、有机溶液浸泡等对半导体器件隔离区域表面损伤的问题，达到抑制半导体器件隔离漏电退化的目的。

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所作出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

此外，在不同的实施方式中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施方式或结构之间具有任何关联性。

实施方式一：

参图1A、图1B所示为本发明第一实施方式中半导体器件的结构示意图。如图1A、图1B所示，本实施方式的半导体器件包括衬底1以及在衬底上形成的外延结构，外延结构上包括有源区9和以及无源区10，外延结构包括位于衬底1上的沟道层2、位于沟道层2上的势垒层3和位于势垒层3上的介质层5，沟道层2和势垒层3界面处形成有二维电子气；有源区9包括源极区、漏极区和栅极区，栅极区位于源极区和漏极区之间，无源区10包括位于器件间隙的MESA隔离区4；源极区和漏极区上形成有源极6和漏极7，栅极区上形成有栅极8，栅极8位于源极6和漏极7之间，优选地，本实施方式中的栅极8为T型结构，且T型结构栅极的尾端嵌置于势垒层3中；MESA隔离区4包括两个呈“双指型”的沟槽41，沟槽41中填充有介质层5。

以下对本实施方式中的各层及各结构作具体说明：

衬底1，可以为蓝宝石、碳化硅、硅、砷化镓、氮化镓或氮化铝中的一种。

沟道层2，可以为氮化镓层，该氮化镓层与衬底1的晶格匹配程度会影响氮化镓层自身的晶体质量、表面形貌以及电学性质等参数，还会影响上方材 料的晶体质量、表面形貌以及电学性质等参数。通常该氮化镓层的厚度介于2um-4um之间较为合理。在现有技术中，氮化镓层还可以由氮化镓成核层、氮化镓缓冲层、以及氮化镓沟道层来组成，其总厚度一般小于或等于5um，其主要成分均为氮化镓材料，但会在氮化镓成核层中掺杂Al、In、P、Si、Fe、C等元素来达到匹配衬底材料的目的，并在氮化镓成核层上生长一层氮化镓缓冲层，该氮化镓缓冲层一般为非掺杂层，之后再形成氮化镓沟道层。主要目的是起到匹配衬底材料和外延多层结构中的半导体材料层的作用。

势垒层3，可以为铝镓氮层，该铝镓氮层与氮化镓层形成异质结构，该异质结构的交界处在压电效应下便会形成大量的二维电子气。通常该铝镓氮层中的铝含量介于20％-30％之间，该铝镓氮层的厚度一般介于10-50nm之间。

MESA隔离区4，该隔离区通过MESA图形设计的具有“双指型”沟槽结构的掩膜版在上述外延结构上通过涂胶、曝光、显影、烘烤的方法形成光刻胶掩膜层9(参图2B所示)；再通过等离子体干法刻蚀的方法在无源区的MESA隔离区形成“双指型”沟槽，然后通过紫外辅助热氧化(UV-assist thermal oxidation)、反应离子刻蚀(RIE)、感性耦合等离子体刻蚀(ICP)、感性耦合等离子体刻蚀(CCP)或微波电子回旋共振等离子体刻蚀中的一种或多种方法在MESA隔离区“双指型”的沟槽中形成一层很薄且致密的氧化层(未图示)；该沟槽的“指型”形状可以为矩形、梯形、倒梯形、锥形、弧形中的其中一种或 其组合，如图5所示，本实施方式中“双指型”的沟槽41为a所示的两个矩形，在其他实施方式中也可以为b所示的两个梯形、c所示的两个倒梯形、d所示的两个锥形、e所示的两个弧形、或f所示的矩形、梯形、倒梯形、锥形、弧形中任意两个的组合；等离子体干法刻蚀方法可以为RIE、ECR或ICP等离子体刻蚀设备中的一种；等离子体可以为对GaN材料具有高选择比的气体作为反应气体，可选用BCl₃、Cl₂中的一种或其组合。

介质层5，该介质层5起钝化层的作用，同时在MESA隔离区的沟槽底部及侧壁表面起到保护氧化层的作用。介质层5可以为介质层为SiN、SiO₂、SiON、Al₂O₃、HfO₂、HfAlO_x中的一种或多种的组合。该介质层5可以在MOCVD腔内进行原位生长，也可以通过LPCVD、ALD或者PECVD生长。

源极6和漏极7，其制作方法是通过电子束蒸发技术蒸发Ti/Al/Ni/Au多层金属于有源区，并通过有机溶液剥离的方法将非有源区的金属剥离，然后通过RTA或RTP快速退火技术，使得多层金属与外延多层结构中的半导体材料形成欧姆接触，从而获得源极6和漏极7。

栅极8为T型的栅极金属层，且该T型金属层尾端嵌置于铝镓氮层中，其制作方法是通过光刻掩膜在栅极区域形成一个栅槽，然后通过电子束蒸发技术蒸发Ni/Au两层金属于栅槽中，从而获得栅极8。当然，在其他实施方式中栅极也可以为其他结构，并不限于本实施方式中的T型结构。

参图2A-2E所示，本实施方式中半导体器件的制造方法包括以下步骤：

参图2A所示，提供一衬底1，在衬底1上外延生长沟道层2和势垒层3；

参图2B所示，通过MESA图形设计的具有“双指型”沟槽结构的掩膜版，在势垒层上形成光刻胶掩膜层9；然后通过等离子体干法刻蚀的方法在无源区的MESA隔离区形成“双指型”的沟槽41；

参图2C所示，剥离光刻胶掩膜层9；

参图2D所示，通过紫外辅助热氧化(UV-assist thermal oxidation)的方法在MESA隔离区“双指型”的沟槽中形成一层致密的氧化层(未图示)，通过化学气相沉积的方法形成介质层5，介质层至少覆盖于“双指型”的沟槽底部及侧壁区域；

参图2E所示，在势垒层上的源极区、漏极区和栅极区分别形成源极6、漏极7和栅极8，栅极为T型结构，且T型结构栅极的尾端嵌置于势垒层中。

实施方式二：

参图3A、3B所示为本发明第二实施方式中半导体器件的结构示意图。如图3A、3B所示，本实施方式的半导体器件包括衬底1以及在衬底上形成的外延结构，外延结构上包括有源区9以及无源区10，外延结构包括位于衬底1上的沟道层2、位于沟道层2上的势垒层3和位于势垒层3上的介质层5，沟道层2和势垒层3界面处形成有二维电子气；有源区9包括源极区、漏极区 和栅极区，栅极区位于源极区和漏极区之间，无源区10包括位于器件间隙的MESA隔离区4；源极区和漏极区上形成有源极6和漏极7，栅极区上形成有栅极8，栅极8位于源极6和漏极7之间，优选地，本实施方式中的栅极8为T型结构，且T型结构栅极的尾端嵌置于势垒层3中；MESA隔离区4包括四个呈“多指型”的沟槽41，沟槽41中填充有介质层5。

参图4A-4E所示，本实施方式中半导体器件的制造方法包括以下步骤：

参图4A所示，提供一衬底1，在衬底1上外延生长沟道层2和势垒层3；

参图4B所示，通过MESA图形设计的具有“多指型”沟槽结构的掩膜版，在势垒层上形成光刻胶掩膜层9；然后通过等离子体干法刻蚀的方法在无源区的MESA隔离区形成“多指型”的沟槽41；

参图4C所示，剥离光刻胶掩膜层9；

参图4D所示，通过紫外辅助热氧化(UV-assist thermal oxidation)的方法在MESA隔离区“多指型”的沟槽中形成一层致密的氧化层(未图示)，通过化学气相沉积的方法形成介质层5，介质层至少覆盖于“多指型”的沟槽底部及侧壁区域；

参图4E所示，在势垒层上的源极区、漏极区和栅极区分别形成源极6、漏极7和栅极8，栅极为T型结构，且T型结构栅极的尾端嵌置于势垒层中。

本实施方式中各外延层的材料、厚度、制备工艺等均与第一实施方式相 同，此处不再进行赘述。

与第一实施方式类似地，本实施方式中“多指型”的沟槽以四个为例进行说明，本实施方式为四个矩形，在其他实施方式中也可以为四个梯形、四个倒梯形、四个锥形、四个弧形、或矩形、梯形、倒梯形、锥形、弧形中任意四个的组合。

参图6所示为本发明第一实施方式“双指型”和第二实施方式“多指型”MESA图形设计并制造的半导体器件的隔离漏电I(Current，μA/mm)-V(Voltage，V)的曲线示意图，第二实施方式中MESA隔离区的“多指型”沟槽结构与第一实施方式中的“双指型”沟槽结构相比，“多指型”沟槽结构能更有效抑制半导体器件隔离漏电的退化。

应当理解的是，本发明中MESA隔离区并不限于上述实施方式中两个沟槽的“双指型”或四个沟槽的“多指型”结构，还可以为其余数量的沟槽，沟槽越多，抑制半导体器件隔离漏电的退化效果更好，此处不再一一举例进行说明。

另外，MESA隔离区的氧化层和介质层仅为上述优选实施方式中的结构层，在其他实施方式中也可以不设置氧化层和/或介质层，此处不再进行赘述。

上述实施方式中以HEMT器件为例进行说明，但本发明不仅仅适用于HEMT器件，也可以应用于其他外延结构的半导体器件。

由以上技术方案可以看出，本发明具有以下有益效果：

本发明的半导体器件及其制造方法能够有效抑制半导体器件因高温、酸碱等引起隔离漏电的退化，同时，本发明的半导体器件具有很好的温度稳定性以及酸碱耐腐性，且具有易于实现、成本低廉的优势。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。