半导体装置及其制造方法与流程

本发明涉及半导体装置及其制造方法，能够适用于使用了例如SOI(Silicon On Insulator，绝缘体上的硅)基板的半导体装置及其制造。

背景技术：

在日本特开平7-74328号公报(专利文献1)中记载了通过使成为SOI层的第一半导体基板和成为支撑基板的第二半导体基板在清洁的环境下紧贴从而直接接合的技术。通过在成为SOI层的第一半导体基板的氧化膜中形成槽，能够降低SOI基板的翘曲。

在日本特开2000-31252号公报(专利文献2)中记载了在晶片的处理之前检测晶片背面氧化膜的厚度、并施加与该厚度对应的一连串的电压序列(脱离序列)的技术。通过该脱离序列的施加，顺利地进行晶片的脱离。

【专利文献1】日本特开平7-74328号公报

【专利文献2】日本特开2000-31252号公报

技术实现要素：

在半导体制造装置中，作为将晶片进行吸附并保持的方法之一，使用了静电吸盘。静电吸盘能够实现晶片的整个面吸附，特别是被用作保持大口径晶片的方法。但是，在由具有背面绝缘膜的SOI基板形成的晶片(以下称为SOI晶片)的情况下，由于在SOI晶片中残留的电荷，静电吸盘的残留吸附力不会减小，而SOI晶片有时粘贴到静电吸盘。因此，在使SOI晶片从静电吸盘脱离时，有时产生SOI晶片的破损或者搬送不良等问题。

其他课题和新的特征根据本说明书的记载以及附图将变得明确。

一个实施方式的半导体装置具备：基板，由硅构成；第1包覆层，形成在基板的主面上，对基板产生压缩应力；光波导，形成在第1包覆层上，并由硅构成；以及第2包覆层，以覆盖光波导的方式形成在第1包覆层上。而且，对基板产生拉伸应力的绝缘膜形成在第2包覆层上、且从光波导离开了第1包覆层的厚度以上的区域中。

另外，一个实施方式的半导体装置的制造方法包括准备SOI基板的工序，该SOI基板具有：基板，由硅构成；第1包覆层，形成在基板的第1主面上，对基板产生压缩应力；硅层，形成在第1包覆层上；以及背面包覆层，形成在基板的与第1主面相反的一侧的第2主面上，对基板产生压缩应力。还包括：对硅层进行加工而形成由硅层构成的光波导的工序；以覆盖光波导的方式在第1包覆层上形成第2包覆层的工序；在第2包覆层上形成对基板产生拉伸应力的绝缘膜的工序；在形成了上述绝缘膜之后去除背面包覆层的工序；和去除位于光波导的上方的绝缘膜的工序。并且，在去除上述绝缘膜的工序中，以使光波导和绝缘膜的距离成为第1包覆层的厚度以上的方式去除绝缘膜。

根据一个实施方式，能够从半导体制造装置所具备的静电吸盘，不产生问题地使SOI晶片吸附、脱离。

附图说明

图1是实施方式1的半导体装置的主要部分截面图。

图2是实施方式1的半导体装置的第1变形例的主要部分截面图。

图3是示出实施方式1的半导体装置的制造工序的主要部分截面图。

图4是接着图3的示出半导体装置的制造工序的主要部分截面图。

图5是接着图4的示出半导体装置的制造工序的主要部分截面 图。

图6是接着图5的示出半导体装置的制造工序的主要部分截面图。

图7是接着图6的示出半导体装置的制造工序的主要部分截面图。

图8是接着图7的示出半导体装置的制造工序的主要部分截面图。

图9是接着图8的示出半导体装置的制造工序的主要部分截面图。

图10是接着图9的示出半导体装置的制造工序的主要部分截面图。

图11是实施方式1的半导体装置的第2变形例的主要部分截面图。

图12是实施方式2的半导体装置的主要部分截面图。

图13是示出实施方式2的半导体装置的制造工序的主要部分截面图。

图14是接着图13的示出半导体装置的制造工序的主要部分截面图。

图15是接着图14的示出半导体装置的制造工序的主要部分截面图。

图16是接着图15的示出半导体装置的制造工序的主要部分截面图。

图17是接着图16的示出半导体装置的制造工序的主要部分截面图。

图18是接着图17的示出半导体装置的制造工序的主要部分截面图。

(符号说明)

BMa：势垒金属；BMb：势垒金属；CL：第1绝缘膜(BOX层、下层包覆层、第1包覆层)；CF：第3绝缘膜；CT1：第1连接孔(接 触孔)；CT2：第2连接孔(通孔)；GE：锗层；ID1：第1层间绝缘膜(上层包覆层、第2包覆层)；ID1a：下层绝缘膜；ID1b：上层绝缘膜；ID2：第2层间绝缘膜；M1：第1层的布线；M2：第2层的布线；ML：金属膜；NS：N型层；OTL：波导(光波导、传送线路、光信号线)；PD：受光器；PL1：第1插头；PL2：第2插头(埋入电极、埋入接触)；PS：P型层；RCL：第1背面绝缘膜；RP：抗蚀剂图案；RTS：第2背面绝缘膜；SL：半导体层(SOI层)；SUB：半导体基板；TC：保护膜；TS：第2绝缘膜。

具体实施方式

在以下的实施方式中，为便于说明在有必要时分割为多个部分或者实施方式而进行说明，但除了特别地明示的情况以外，它们相互并非无关，一方为另一方的一部分或者全部的变形例、详细内容、补充说明等的关系。

另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别地明示的情况以及原理上明确地限定于特定的数量的情况等以外，不限定于该特定的数量，既可以是特定的数量以上也可以是特定的数量以下。

另外，在以下的实施方式中，其构成要素(还包括要素步骤等)除了特别地明示的情况以及原理上明确地认为必须的情况等以外，显然未必是必须的。

另外，在记为“由A构成”、“由A组成”、“具有A”、“包括A”时，除了特别地明示仅其要素的意思的情况等以外，当然不排除其以外的要素。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别地明示的情况以及原理上明确地认为并非如此的情况等以外，包括实质上与其形状等近似或者类似的情况等。这关于上述数值以及范围也是同样的。

另外，在以下的实施方式中，在称为氮化硅(silicone nitride)时，不仅包括作为化学计量组成的Si₃N₄，而且还包括在硅的氮化物 中类似组成的绝缘膜。

另外，在以下的实施方式中，“压缩应力”是指对由构成SOI晶片的单晶硅(Si)构成的半导体基板生成压缩应力的力，“拉伸应力”是指对由构成SOI晶片的单晶硅(Si)构成的半导体基板生成拉伸应力的力。例如在硅晶片的主面上成膜了绝缘膜的情况下，如果硅晶片中产生压缩应力，则以使形成了绝缘膜的主面变凸的方式硅晶片发生翘曲，如果硅晶片中产生拉伸应力，则以使形成了绝缘膜的主面变凹的方式硅晶片产生翘曲。

另外，在用于说明以下的实施方式的全部图中，具有同一功能的部分原则上附加同一符号，省略其重复的说明。以下，根据附图，详细说明本实施方式。

(实施方式1)

近年来，通过制作以硅为材料的光信号用的传送线路，并将由该光信号用的传送线路构成的光回路作为平台而集成各种光设备和电子设备从而实现光通信用模块的技术、所谓硅光子技术的开发积极地发展。

以下，说明使用了本实施方式1的硅光子技术的半导体装置的构造及其制造方法。在本实施方式1中，主要例示具有在SOI基板上集成的光信号用波导部的半导体装置，但不限于此。另外，在本实施方式1中，例示具有2层构造的多层布线的半导体装置，但不限于此。

<半导体装置的构造>

使用图1，说明本实施方式1的半导体装置的构造。图1是本实施方式1的半导体装置的主要部分截面图。

如图1所示，在半导体装置中，形成了光信号用的波导(还称为光波导、传送线路、光信号线)OTL。波导OTL是由在由单晶硅(Si)构成的半导体基板SUB的第1主面(还称为表面)上隔着第1绝缘膜(还称为BOX层、下层包覆层、第1包覆层)CL形成的由硅(Si)构成的半导体层(还称为SOI层)SL构成的。

第1绝缘膜CL由压缩应力比硅(Si)更高的材质的氧化硅(SiO₂) 构成，其厚度为例如1μm以上、优选为2μm左右。这样，第1绝缘膜CL相对地较厚地形成，所以能够将半导体基板SUB与半导体层SL之间的静电电容抑制得较小。另外，能够防止波导OTL中的光的传播损失。关于半导体层SL的厚度，认为例如100～300nm是适合的范围(当然根据其他条件而不限于该范围)，但认为以200nm为中心值的范围是最优选的。

此处，作为波导OTL的一个例子，说明矩形光波导，但不限于此，也可以是例如肋条(rib)型光波导等。另外，矩形光波导是指，与光前进的方向正交的截面为四边形形状的波导。另外，肋条型光波导是指，与光前进的方向正交的截面为凸形状的波导，是在平板的表面设置了具有封闭横向的光的效果的凸部的构造。

构成波导OTL的半导体层SL被加工为平板状，在纸面垂直方向(图1所示的z方向)上延伸。因此，导入到波导OTL内的光信号在纸面垂直方向上前进。波导OTL的高度(纸面上下方向(图1所示的y方向)的尺寸)是半导体层SL的厚度，是例如100～300nm左右。在波导OTL中导入有杂质，其杂质浓度是例如10¹⁵～10¹⁹cm^-3的范围，作为代表性的值，是例如10¹⁵cm^-3程度。

波导OTL被第1层间绝缘膜(还称为上层包覆层、第2包覆层)ID1所覆盖。第1层间绝缘膜ID1由例如氧化硅(SiO₂)构成，其厚度为例如1μm以上、优选为2μm左右。在第1层间绝缘膜ID1上，形成有拉伸应力比硅(Si)更高的材质的第2绝缘膜TS。第2绝缘膜TS是例如含氢量为1％以下的氮化硅(Si₃N₄)膜等，通过例如LPCVD(Low Pressure Chemical Vapor Deposition，低压化学气相沉积)法或者等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法形成。第2绝缘膜TS的厚度是例如100～200nm左右。

第2绝缘膜TS并未形成在波导OTL的正上方，而是形成在从波导OTL离开了预定的距离、例如离开了2μm以上的区域中。另外，在以下的说明中，只要未特别说明，在记载为波导OTL与第2绝缘膜TS的距离的情况下，意味着波导OTL与第2绝缘膜TS的最短距 离L。

在本实施方式1中，将波导OTL和第2绝缘膜TS的距离设为2μm以上，该距离是根据第1绝缘膜CL的厚度而决定的。即，第1绝缘膜CL的厚度被设定为由单晶硅(Si)构成的半导体基板SUB不会对波导OTL中的光的传播造成影响的厚度，所以通过将波导OTL和第2绝缘膜TS的距离也设为第1绝缘膜CL的厚度以上，从而能够防止第2绝缘膜TS对波导OTL中的光的传播造成影响。因此，在本实施方式1中，由于将第1绝缘膜CL的优选的厚度设为例如2μm左右，所以将波导OTL和第2绝缘膜TS的距离设为2μm以上，换言之，波导OTL和第2绝缘膜TS的距离是第1绝缘膜CL的厚度以上即可。

在第1层间绝缘膜ID1上，形成了第1层的布线M1。第1层的布线M1由例如由铝(Al)、铜(Cu)或者铝-铜合金(Al-Cu合金)构成的主导电材料、和在主导电材料的下表面以及上表面形成的势垒金属构成。势垒金属是为了防止构成第1层的布线M1的主导电材料的金属的扩散等而设置的，由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。其厚度是例如5～20nm左右。

在第1层间绝缘膜ID1中，形成有达到波导OTL的第1连接孔(还称为接触孔)CT1。在第1连接孔CT1的内部，形成有并用了势垒金属的以钨(W)为主导电材料的第1插头(还称为埋入电极、埋入接触)PL1。势垒金属是为了防止构成第1插头PL1的主导电材料的金属的扩散等而设置的，由例如钛(Ti)或者氮化钛(TiN)等构成。其厚度是例如5～20nm左右。经由该第1插头PL1将波导OTL和第1层的布线M1进行了电连接。

第1层的布线M1被第2层间绝缘膜ID2所覆盖。第2层间绝缘膜ID2由例如氧化硅(SiO₂)构成，其厚度是例如1μm以上。

在第2层间绝缘膜ID2上，形成了第2层的布线M2。第2层的布线M2与上述第1层的布线M1同样地，由例如由铝(Al)、铜(Cu)或者铝-铜合金(Al-Cu合金)构成的主导电材料、和在主导电材料 的下表面以及上表面形成的势垒金属构成。势垒金属是为了防止构成第2层的布线M2的主导电材料的金属的扩散等而设置的，由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。其厚度是例如5～20nm左右。

在第2层间绝缘膜ID2中，形成了达到第1层的布线M1的第2连接孔(还称为通孔)CT2。在第2连接孔CT2的内部，形成有并用了势垒金属的以钨(W)为主导电材料的第2插头(还称为埋入电极、埋入接触)PL2。与上述第1插头PL1同样地，势垒金属是为了防止构成第2插头PL2的主导电材料的金属的扩散等而设置的，由例如钛(Ti)或者氮化钛(TiN)等构成。其厚度是例如5～20nm左右。经由该第2插头PL2将第1层的布线M1和第2层的布线M2进行了电连接。

第2层的布线M2被保护膜TC所覆盖，使其一部分开口，而露出第2层的布线M2的上表面。保护膜TC由例如氮氧化硅(SiON)、PSG(Phospho Silicate Glass，磷硅玻璃)膜或者氮化硅(Si₃N₄)膜等构成。

<半导体装置的构造的特征以及效果>

在以往的SOI晶片中，为了防止SOI晶片的翘曲，需要在半导体基板SL的与第1主面相反的一侧的第2主面(还称为背面)上形成绝缘膜。但是，在其背面形成了绝缘膜的SOI晶片中，相比于在其背面未形成绝缘膜的SOI晶片，静电吸盘的吸附残留力进一步变大。如果在SOI晶片的背面未形成绝缘膜，则能够使吸附残留力减小，但由于第1绝缘膜CL的压缩应力而产生SOI晶片的翘曲，有时产生SOI晶片在静电吸盘上的移动或者搬送不良等问题。

但是，在本实施方式1的半导体装置中，通过在具备静电吸盘的半导体制造装置中处理SOI晶片之前去除SOI晶片的背面的绝缘膜，从而即使在使用了具备静电吸盘的半导体制造装置的情况下，也能够容易地从SOI晶片放掉电荷。由此，在SOI晶片的背面中电荷不易积存，静电吸盘的残留吸附力减小，而能够避免SOI晶片向静电吸盘 粘贴。另外，在后述的半导体装置的制造方法中详细说明。

但是，在该情况下，SOI晶片的翘曲成为问题。但是，在第1层间绝缘膜ID1上形成有具有拉伸应力的第2绝缘膜TS，所以第1绝缘膜CL的压缩应力缓和，而能够降低SOI晶片的翘曲。由此，还能够避免由于SOI晶片的翘曲而引起的SOI晶片在静电吸盘上的移动以及搬送不良等问题。

另外，为了通过第2绝缘膜TS的拉伸应力来抵消第1绝缘膜CL的压缩应力，优选在半导体基板SUB的整个面形成第2绝缘膜TS。但是，在用氧化硅(SiO₂)构成第1绝缘膜CL以及第1层间绝缘膜ID1，用氮化硅(Si₃N₄)构成第2绝缘膜TS的情况下，如果第2绝缘膜TS和波导OTL的距离变近，则产生波导OTL中的光的传播损失变大这样的问题。这是因为，氧化硅(SiO₂)的折射率是1.45左右，相对于此，氮化硅(Si₃N₄)的折射率是2.00左右，两者的折射率相互不同。因此，需要在波导OTL中的不会对光的传播造成影响的区域中形成第2绝缘膜TS。

因此，在本实施方式1中，如上所述，不将第2绝缘膜TS形成在波导OTL的正上方，而是将第2绝缘膜TS形成在从波导OTL离开了2μm以上的区域中。在第1层间绝缘膜ID1的厚度比第1绝缘膜CL的厚度更薄的情况下，该第2绝缘膜TS的配置是有效的。另外，形成波导OTL的区域是半导体装置的俯视时的1～2％左右，即使考虑具有富余的配置，也能够用第2绝缘膜TS来覆盖半导体装置的俯视时的90％左右的区域。

另一方面，在波导OTL上的第1层间绝缘膜ID1的厚度比第1绝缘膜CL的厚度更厚的情况下，能够在第1层间绝缘膜ID1上的整个面形成第2绝缘膜TS。

图2是本实施方式1的半导体装置的第1变形例的主要部分截面图。

以使波导OTL上的第1层间绝缘膜ID1的厚度比第1绝缘膜CL的厚度更厚的方式形成第1层间绝缘膜ID1，在该第1层间绝缘 膜ID1上的整个面形成第2绝缘膜TS。第2绝缘膜TS的厚度是例如100～200nm左右。由此，能够通过第2绝缘膜TS的拉伸应力，抵消第1绝缘膜CL的压缩应力。

<半导体装置的制造方法>

使用图3～图10，按照工序顺序说明本实施方式1的半导体装置的制造方法。图3～图10是本实施方式1的制造工序中的半导体装置的主要部分截面图。

首先，如图3所示，准备由半导体基板SUB、在半导体基板SUB的第1主面上形成的第1绝缘膜CL、在第1绝缘膜CL上形成的半导体层SL、以及在半导体基板SUB的与第1主面相反的一侧的第2主面上形成的第1背面绝缘膜RCL构成的SOI基板(在该阶段中是称为SOI晶片的平面大致圆形的基板)。

半导体基板SUB是由单晶硅(Si)构成的支撑基板，第1绝缘膜CL以及第1背面绝缘膜RCL由氧化硅(SiO₂)构成，半导体层SL由硅(Si)构成。半导体基板SUB的厚度是例如750μm左右。第1绝缘膜CL以及第1背面绝缘膜RCL的厚度为例如1μm以上、优选为2μm左右。第1绝缘膜CL以及第1背面绝缘膜RCL具有压缩应力。半导体层SL的厚度为例如100～300nm左右、优选为200nm左右。

SOI基板能够通过例如SIMOX(Silicon Implanted Oxide，注入硅的氧化物)法、贴合法或者智能切割(Smart-Cut)法等来形成。在SIMOX法中，在例如由硅(Si)构成的半导体基板的主面中以高的能量来离子注入氧，并在之后的热处理中使硅(Si)和氧(O)结合而形成绝缘膜，从而形成SOI基板。另外，在贴合法中，通过施加高热以及压力，将例如在上表面形成了绝缘膜的由硅(Si)构成的半导体基板、和另1张由硅(Si)构成的半导体基板进行粘接来贴合之后，对一侧的半导体基板进行研磨而薄膜化，从而形成SOI基板。另外，在智能切割法中，在例如由硅(Si)构成的半导体基板的主面形成了绝缘膜之后，进行氢离子注入，并与另1张由硅(Si)构成的半 导体基板进行接合。之后，进行热处置，由此利用氢脆化现象将一方的半导体基板剥离，从而形成SOI基板。

接下来，通过以形成在半导体层SL上的抗蚀剂图案为掩模的干蚀刻而将半导体层SL加工为矩形之后，向矩形的半导体层SL导入杂质。其杂质浓度是例如10¹⁵～10¹⁹cm^-3的范围，作为代表性的值，是例如10¹⁵cm^-3程度。通过以上的工序，形成波导OTL。

接下来，以覆盖波导OTL的方式在第1绝缘膜CL上形成下层绝缘膜ID1a。下层绝缘膜ID1a由通过例如等离子体CVD法形成的氧化硅(SiO₂)构成，其厚度是例如2μm左右。之后，通过例如CMP(Chemical Mechanical Polishing，化学机械抛光)法等，使下层绝缘膜ID1a的上表面平坦化。

接下来，如图4所示，在下层绝缘膜ID1a上以及第1背面绝缘膜RCL上，分别通过例如LPCVD法来形成由氮化硅(Si₃N₄)构成的第2绝缘膜TS以及第2背面绝缘膜RTS。第2绝缘膜TS以及第2背面绝缘膜RTS的厚度是例如100～200nm左右。

第2绝缘膜TS以及第2背面绝缘膜RTS的含氢量是1％以下，第2绝缘膜TS以及第2背面绝缘膜RTS具有拉伸应力。能够通过例如SIMS(Secondary Ion Mass Spectrometry：二次离子质谱分析)、XPS(X-ray Photoelectron Spectroscopy：X射线光电子光谱)或者FTIR(Fourier Transform Infrared Spectroscopy：傅立叶变换红外光谱光度计)等，确认是通过LPCVD法形成的氮化硅(Si₃N₄)。

此处，作为具有拉伸应力的第2绝缘膜TS以及第2背面绝缘膜RTS，例示了通过LPCVD法形成的氮化硅(Si₃N₄)，但不限于此。

也可以代替LPCVD法，通过等离子体CVD法来形成氮化硅(Si₃N₄)。但是，通过等离子体CVD法形成的氮化硅(Si₃N₄)膜相比于通过LPCVD法形成的氮化硅(Si₃N₄)膜，含氢量增加。如果含氢量多，则拉伸应力变低，所以在通过等离子体CVD法形成的氮化硅(Si₃N₄)膜中，需要在成膜之后降低含氢量。通过使用例如SiH₄+NH₃(+N₂)气体的等离子体CVD法而成膜的氮化硅(Si₃N₄)膜具有压 缩应力。因此，对该氮化硅(Si₃N₄)膜照射UV光而切断Si-H结合。由此，能够得到具有拉伸应力的氮化硅(Si₃N₄)膜。

另外，代替氮化硅(Si₃N₄)，也可以是含有碳的氮化硅(SiCN)、含有硼的氮化硅(SiBN)、或者含有碳以及硼的氮化硅(SiBCN)。含有碳的氮化硅(SiCN)膜能够通过使用3MS(Trimethylsilane，三甲基硅烷)气体或者4MS(Tetramethylsilane，四甲基硅烷)+NH₃+N₂+He气体的等离子体CVD法来成膜。另外，含有硼的氮化硅(SiBN)膜或者含有碳以及硼的氮化硅(SiBCN)膜能够通过在上述气体中添加了B₂H₆气体的等离子体CVD法来成膜。

接下来，如图5所示，通过湿蚀刻来去除第1背面绝缘膜RCL以及第2背面绝缘膜RTS。即使去除第1背面绝缘膜RCL，也由于形成有第2绝缘膜TS，所以第1绝缘膜CL的压缩压力和第2绝缘膜TS的拉伸压力相互抵消，而能够降低SOI基板的翘曲。

接下来，如图6所示，通过以形成在第2绝缘膜TS上的抗蚀剂图案为掩模的干蚀刻，去除位于波导OTL上的上方的第2绝缘膜TS。此时，以使波导OTL和第2绝缘膜TS的距离成为2μm以上的方式，去除第2绝缘膜TS。

接下来，如图7所示，在所露出的下层绝缘膜ID1a上、以及第2绝缘膜TS上，通过例如等离子体CVD法而形成由氧化硅(SiO₂)构成的上层绝缘膜ID1b。接下来，通过例如CMP法等而使上层绝缘膜ID1b的上表面平坦化，露出第2绝缘膜TS。由此，在波导OTL的上方的区域中，形成由下层绝缘膜ID1a和上层绝缘膜ID1b构成的第1层间绝缘膜ID1，在波导OTL的上方的区域以外的区域中，形成由下层绝缘膜ID1a构成的第1层间绝缘膜ID1和第2绝缘膜TS。

接下来，在第1层间绝缘膜ID1中，形成达到波导OTL的第1连接孔CT1。接下来，在第1连接孔CT1的内部经由势垒金属而埋入导电膜，形成以该埋入的导电膜为主导电材料的第1插头PL1。构成第1插头PL1的主导电材料由例如铝(Al)或者钨(W)等构成，势垒金属由例如钛(Ti)或者氮化钛(TiN)等构成。

接下来，如图8所示，在第1层间绝缘膜ID1上以及第2绝缘膜TS上，通过例如溅射法等而依次堆积势垒金属BMa、金属膜(主导电材料)ML以及势垒金属BMb。金属膜(主导电材料)ML由例如铝(Al)等构成，势垒金属BMa、BMb由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。

接下来，在势垒金属BMb上涂覆光致抗蚀剂，在曝光之后，进行显影处理，从而对光致抗蚀剂进行构图而形成抗蚀剂图案RP。

接下来，如图9所示，使用等离子体蚀刻装置，通过以抗蚀剂图案RP为掩模的干蚀刻，对势垒金属BMa、金属膜(主导电材料)ML以及势垒金属BMb进行加工，而形成第1层的布线M1。之后，去除抗蚀剂图案RP。

在等离子体蚀刻装置中，在向其载置台固定SOI基板时使用静电吸盘。静电吸盘是对导体金属的电极板附加了期望的厚度的期望的电介体的结构，通过在静电吸盘上放置SOI基板，并对SOI基板与电极板之间施加电压，从而产生静电力，能够将SOI基板吸附、保持、固定到载置台。

另外，如上所述，在SOI基板的情况下，由于在SOI基板中残留的电荷，静电吸盘的残留吸附力不减小，有时SOI基板粘贴到静电吸盘。因此，在使SOI基板从静电吸盘脱离时，产生SOI基板的破损或者搬送不良等问题。特别是在SOI基板的情况下，如果在其背面形成有绝缘膜(例如第1背面绝缘膜RCL)，则残留吸附力变大。

但是，在本实施方式1中，由于去除了在SOI基板的背面中形成的第1背面绝缘膜RCL，所以能够容易地从SOI基板放掉电荷。因此，在SOI基板的背面不易积存电荷，静电吸盘的残留吸附力减小，而能够避免SOI基板粘贴到静电吸盘。而且，由于形成了具有能够抵消第1绝缘膜CL的压缩应力的拉伸应力的第2绝缘膜TS，所以第1绝缘膜CL的压缩应力得到缓和，能够降低SOI基板的翘曲。由此，在使SOI基板从静电吸盘脱离时，不易产生SOI基板的搬送不良等问题。

接下来，如图10所示，以覆盖第1层的布线M1的方式，在第1层间绝缘膜ID1上以及第2绝缘膜TS上形成第2层间绝缘膜ID2。第2层间绝缘膜ID2由通过例如等离子体CVD法形成的氧化硅(SiO₂)构成，其厚度是例如1μm以上。

接下来，如图1所示，通过例如CMP法等而使第2层间绝缘膜ID2的上表面平坦化之后，在第2层间绝缘膜ID2中形成达到第1层的布线M1的第2连接孔CT2。接下来，在连接孔CT2的内部经由势垒金属埋入导电膜，形成以该埋入的导电膜为主导电材料的第2插头PL2。构成第2插头PL2的主导电材料由例如铝(Al)或者钨(W)等构成，势垒金属由例如钛(Ti)或者氮化钛(TiN)等构成。

接下来，在第2层间绝缘膜ID2上，通过例如溅射法等而依次堆积势垒金属、金属膜(主导电材料)以及势垒金属，使用抗蚀剂掩模，通过干蚀刻法对该层叠膜进行加工，而形成第2层的布线M2。构成第2层的布线M2的主导电材料由例如铝(Al)等构成，势垒金属由例如钽(Ta)、钛(Ti)、氮化钽(TaN)或者氮化钛(TiN)等构成。

即便是在第2层的布线M2的形成中应用的等离子体蚀刻装置，在向其载置台固定SOI基板时也使用静电吸盘。但是，与上述等离子体蚀刻装置同样地，去除在SOI基板的背面形成的第1背面绝缘膜RCL，所以能够易于从SOI基板放掉电荷。因此，在SOI基板的背面中不易积存电荷，静电吸盘的残留吸附力减小，能够避免SOI基板粘贴到静电吸盘。而且，由于形成了具有能够将第1绝缘膜CL的压缩应力进行抵消的拉伸应力的第2绝缘膜TS，所以第1绝缘膜CL的压缩应力得到缓和，而能够降低SOI基板的翘曲。由此，在使SOI基板从静电吸盘脱离时，不易产生SOI基板的搬送不良等问题。

之后，在以覆盖第2层的布线M2的方式在第2层间绝缘膜ID2上形成保护膜TC之后，加工保护膜TC，而使第2层的布线M2的上表面露出。由此，本实施方式1的半导体装置大致完成。

作为本实施方式1的一个例子，在上述图1中，例示了具备光信 号用的波导的半导体装置，但不限于此。

图11是本实施方式1的半导体装置的第2变形例的主要部分截面图。图11所示的半导体装置除了光信号用的波导OTL以外，还形成有由锗(Ge)构成的受光器PD。锗(Ge)与硅(Si)的亲和性高，所以能够在由硅(Si)构成的半导体层SL上形成为单片。

受光器PD是例如纵型的PIN构造，由在半导体层SL中导入了p型杂质的P型层PS、形成在P型层PS上的锗层GE、以及形成在锗层GE上的N型层NS构成。N型层NS由例如硅锗(SiGe)构成，导入了n型杂质。

P型层PS经由以连通第1层间绝缘膜ID1以及第2绝缘膜TS的方式形成的第1连接孔CT1而与第1层的布线M1电连接，同样地N型层NS经由以连通第1层间绝缘膜ID1以及第2绝缘膜TS的方式形成的第1连接孔CT1而与第1层的布线M1电连接。受光器PD不产生波导OTL中的光的传播损失的问题，所以受光器PD的上方能够通过第2绝缘膜TS来覆盖。因此，即使形成受光器PD，第2绝缘膜TS的包覆面积也不会减小，所以抵消第1绝缘膜CL的压缩应力的效果不会降低。

这样，根据本实施方式1，即使使用具备静电吸盘的半导体制造装置，也能够避免SOI晶片粘贴到静电吸盘，而且，能够降低SOI晶片的翘曲，所以在使SOI晶片从静电吸盘脱离时，不易产生SOI晶片的搬送不良等问题。

(实施方式2)

本实施方式2和上述实施方式1的不同点是设置第2绝缘膜TS的位置。以下，以不同点为中心进行说明。

<半导体装置的构造>

使用图12，说明本实施方式1的半导体装置的构造。图12是本实施方式2的半导体装置的主要部分截面图。

如图12所示，与上述实施方式1同样地，在半导体装置中形成了光信号用的波导OTL。波导OTL由在由单晶硅(Si)构成的半导 体基板SUB的第1主面上隔着第1绝缘膜CL形成的由硅(Si)构成的半导体层SL构成。

在本实施方式2中，以覆盖波导OTL的方式在第1绝缘膜CL上形成有第3绝缘膜CF。第3绝缘膜CF由通过例如LPCVD法形成的氧化硅(SiO₂)构成，其厚度是例如50～300nm左右。

在第3绝缘膜CF上形成有拉伸应力比硅(Si)更高的材质的第2绝缘膜TS。第2绝缘膜TS是例如含氢量为1％以下的氮化硅(Si₃N₄)膜等，例如通过LPCVD法或者等离子体CVD法形成。第2绝缘膜TS的厚度是例如100～200nm左右。

第2绝缘膜TS未形成在波导OTL的正上方，而是形成在从波导OTL离开了预定的距离、例如离开了2μm以上的区域中。

所露出的第3绝缘膜CF、以及第2绝缘膜TS被第1层间绝缘膜ID1所覆盖。第1层间绝缘膜ID1由例如氧化硅(SiO₂)构成，其厚度为例如1μm以上、优选为2μm左右。

在第1层间绝缘膜ID1上形成第1层的布线M1，通过以连通第1层间绝缘膜ID1以及第3绝缘膜CF的方式形成的第1连接孔CT1中埋入的第1插头PL1，将波导OTL和第1层的布线M1进行电连接。

另外，第1层的布线M1被第2层间绝缘膜ID2所覆盖。第2层间绝缘膜ID2由例如氧化硅(SiO₂)构成，其厚度是例如1μm以上。

在第2层间绝缘膜ID2上形成第2层的布线M2，通过在形成于第2层间绝缘膜ID2的第2连接孔CT2中埋入的第2插头PL2，将第1层的布线M1和第2层的布线M2进行电连接。

另外，第2层的布线M2被保护膜TC所覆盖，使其一部分开口，而使第2层的布线M2的上表面露出。

<半导体装置的构造的特征以及效果>

在上述实施方式1的半导体装置中，第2绝缘膜TS设置于第1层间绝缘膜ID1与第2层间绝缘膜ID2之间，但在本实施方式2的半 导体装置中，形成于第1层间绝缘膜ID1的下方。

因此，虽然在后述的半导体装置的制造方法中说明其详情，但能够在比上述实施方式1更早的工序中去除第1背面绝缘膜RCL(参照图3)。因此，在例如应用了等离子体CVD法的第1层间绝缘膜ID1的成膜工序或者应用了等离子体蚀刻法的第1连接孔CT1的加工工序中，即使使用具备静电吸盘的半导体制造装置，由于SOI晶片的翘曲降低，所以在使SOI晶片从静电吸盘脱离时，能够避免SOI晶片的搬送不良等问题。

另外，在上述实施方式1中，在形成了第2绝缘膜TS之后，需要上层绝缘膜ID1b的成膜工序以及其平坦化工序(参照图7)，但在本实施方式2中，由于不需要上层绝缘膜ID1b的成膜工序以及其平坦化工序，所以能够使制造工序缩短以及容易。

<半导体装置的制造方法>

使用图13～图18，依照工序顺序来说明本实施方式2的半导体装置的制造方法。图13～图18是本实施方式2的制造工序中的半导体装置的主要部分截面图。

首先，如图13所示，与上述实施方式1同样地，准备SOI基板，该SOI基板由半导体基板SUB、在半导体基板SUB的第1主面上形成的第1绝缘膜CL、在第1绝缘膜CL上形成的半导体层SL、以及在半导体基板SUB的与第1主面相反的一侧的第2主面上形成的第1背面绝缘膜RCL构成。

接下来，在通过以形成在半导体层SL上的抗蚀剂图案为掩模的干蚀刻而将半导体层SL加工为矩形之后，向矩形的半导体层SL导入杂质。其杂质浓度是例如10¹⁵～10¹⁹cm^-3的范围，作为代表性的值，是例如10¹⁵cm^-3程度。通过以上的工序，形成波导OTL。

接下来，以覆盖波导OTL的方式在第1绝缘膜CL上形成第3绝缘膜CF。第3绝缘膜CF由通过例如LPCVD法形成的氧化硅(SiO₂)构成，其厚度是例如50～300nm左右。第3绝缘膜CF也可以是在源气体中使用了TEOS(Tetra Ethyl Ortho Silicate(正硅酸乙酯)；Si (OC₂H₅)₄)和臭氧(O₃)的TEOS氧化膜。

接下来，如图14所示，在第3绝缘膜CF上，通过例如LPCVD法形成由氮化硅(Si₃N₄)构成的第2绝缘膜TS。第2绝缘膜TS的厚度是例如100～200nm左右。第2绝缘膜TS的含氢量是1％以下，第2绝缘膜TS具有拉伸应力。

此处，作为具有拉伸应力的第2绝缘膜TS，例示了通过LPCVD法形成的氮化硅(Si₃N₄)，但不限于此。也可以与上述实施方式1同样地，代替LPCVD法而通过等离子体CVD法来形成氮化硅(Si₃N₄)。另外，也可以代替氮化硅(Si₃N₄)，而是含有碳的氮化硅(SiCN)、含有硼的氮化硅(SiBN)、或者含有碳以及硼的氮化硅(SiBCN)。

接下来，如图15所示，通过湿蚀刻来去除第1背面绝缘膜RCL。即使去除第1背面绝缘膜RCL，也由于形成有第2绝缘膜TS，所以第1绝缘膜CL的压缩压力和第2绝缘膜TS的拉伸压力相互抵消，而能够降低SOI基板的翘曲。

接下来，如图16所示，通过以形成在第2绝缘膜TS上的抗蚀剂图案为掩模的干蚀刻，去除在波导OTL上的上方存在的第2绝缘膜TS。此时，以使波导OTL和第2绝缘膜TS的距离成为2μm以上的方式，去除第2绝缘膜TS。

接下来，如图17所示，在所露出的第3绝缘膜CF上以及第2绝缘膜TS上，通过例如SACVD(Sub-Atmospheric Chemical Vapor Deposition：亚常压CVD)法而形成由氧化硅(SiO₂)构成的第1层间绝缘膜ID1。第1层间绝缘膜ID1也可以是在源气体中使用了TEOS和臭氧的TESO氧化膜。此处，也可以使用具备静电吸盘的等离子体CVD装置来形成第1层间绝缘膜ID1。第1背面绝缘膜RCL已经被去除，并形成有具有抵消第1绝缘膜CL的压缩应力的效果的第2绝缘膜TS，所以能够避免SOI基板的搬送不良等问题。

接下来，在通过热处理对第1层间绝缘膜ID1进行烧成之后，通过例如CMP法等而使第1层间绝缘膜ID1的上表面平坦化。

接下来，如图18所示，连通第1层间绝缘膜ID1以及第2绝缘 膜TS，而形成到达波导OTL的第1连接孔CT1。此处，也可以使用具备静电吸盘的等离子体干蚀刻装置来形成第1连接孔CT1。第1背面绝缘膜RCL已经被去除，并形成有具有抵消第1绝缘膜CL的压缩应力的效果的第2绝缘膜TS，所以能够避免SOI基板的搬送不良等问题。

接下来，与上述实施方式1同样地，在第1连接孔CT1的内部经由势垒金属形成了第1插头PL1之后，形成与第1插头PL1电连接的第1层的布线M1。

之后，通过形成第2层间绝缘膜ID2、第2连接孔PL2、第2层的布线M2、保护膜TC等，图12所示的本实施方式2的半导体装置大致完成。

这样，根据本实施方式2，与上述实施方式1同样地，即使使用具备静电吸盘的半导体制造装置，也能够避免SOI晶片粘贴到静电吸盘，而且能够降低SOI晶片的翘曲，所以在使SOI晶片从静电吸盘脱离时，不易产生SOI晶片的搬送不良等问题。

以上，根据实施方式，具体地说明了由本发明人完成的发明，但本发明不限于所述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。