阈值开关器件及其制造方法以及电子设备与流程
相关申请的交叉引用
本申请要求于2015年12月29日提交的申请号为10-2015-0188669、名称为“阈值开关器件及其制造方法以及包括其的电子设备”的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利文件涉及存储电路或者器件以及它们在电子设备或系统中的应用。
背景技术：
近来，随着电子装置趋向于小型化、低功耗、高性能、多功能性等等，在现有技术中已经需求能够将信息存储在各种电子装置(例如，计算机、便携式通信设备等等)中的半导体器件，并且已经进行了对于所述半导体器件的研究。这种半导体器件包括能够利用其根据施加的电压或电流而在不同的电阻状态之间切换的特性来存储数据的半导体器件，例如，rram(电阻式随机存取存储器)、pram(相变随机存取存储器)、fram(铁电随机存取存储器)、mram(磁性随机存取存储器)、电熔丝等。
技术实现要素：
在本专利文件中公开的技术包括：存储电路或者器件以及它们在电子设备或者系统中的应用，以及包括新的阈值开关器件的电子设备的各种实施方式。
在一个实施方式中，阈值开关器件可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度为最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。
以上阈值开关器件的实施方式可以包括以下的一个或多个。
多个中性缺陷的浓度趋向于第一绝缘层与第一电极层之间的第二界面而降低，并且趋向于第二绝缘层与第二电极层之间的第三界面而降低。第一绝缘层和第二绝缘层包括施主杂质。使用相同的绝缘材料来形成第一绝缘层和第二绝缘层。第一绝缘层包括在距离第二界面第一距离以内的第一界面部分，所述第二界面在第一绝缘层与第一电极层之间，第二绝缘层包括在距离第三界面第二距离以内的第二界面部分，所述第三界面在第二绝缘层与第二电极层之间，并且，第一界面部分和第二界面部分大体上不存在中性缺陷。当没有将电压施加至第一电极层和第二电极层时，多个中性缺陷具有与第一电极层和第二电极层的功函数大体上相同的能级或者比第一电极层和第二电极层的功函数低的能级。多个中性缺陷以预定的间隔沿着第一方向自第一电极层向第二电极层布置。当将与第一电极层相比较的相对的正电压施加至第二电极层时，电子的逐出从靠近第二电极层的中性缺陷开始而顺序地执行，并且向着靠近第一电极层的中性缺陷扩展。在截止状态下，具有0.35ev或更大的肖特基势垒高度的肖特基接触形成在第一电极层与第一绝缘层之间、第二电极层与第二绝缘层之间或者二者兼有。在导通状态下，欧姆接触形成在第一电极层与第一绝缘层之间、第二电极层与第二绝缘层之间或者二者兼有，而在截止状态下，肖特基接触形成在第一电极层与第一绝缘层之间、第二电极层与第二绝缘层之间或者二者兼有。随着形成在第一电极层与第一绝缘层之间、第二电极层与第一绝缘层之间或者二者兼形成有的肖特基势垒高度的增大，而在截止状态下流经阈值开关器件的电流减小。随着多个中性缺陷密度增高，在导通状态下流经阈值开关器件的电流增大。
在一个实施方式中，提供了一种包括半导体存储器的电子设备。所述半导体存储器可以包括：存储元件，适用于存储数据；以及选择元件，与存储元件耦接，并且适用于控制对于存储元件的存取。选择元件可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度为最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。
以上电子设备的实施方式可以包括以下的一个或多个。
半导体存储器还包括：第一线，沿着第一方向延伸；以及第二线，沿着与第一方向相交的第二方向延伸，其中，存储元件和选择元件位于第一线和第二线之间的交叉处。存储元件包括可变电阻元件，所述可变电阻元件根据施加至其的电压或者电流而在不同的电阻状态之间切换。
电子设备还包括微处理器，微处理器包括：控制单元，被配置成接收包括来自微处理器外部的命令的信号，并且执行命令的提取、解码或者控制微处理器的信号的输入或输出；操作单元，被配置成基于控制单元将命令解码的结果来执行运算；以及存储单元，被配置成存储用于执行运算的数据、对应于执行运算的结果的数据或者执行运算的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。
电子设备还包括处理器，处理器包括：核心单元，被配置成基于从处理器的外部输入的命令，通过使用数据来执行对应于命令的操作；高速缓冲存储单元，被配置成存储用于执行运算的的数据、对应于执行运算的结果的数据或者执行运算的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，并且被配置成在核心单元与高速缓冲存储单元之间传送数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。
电子设备还包括处理系统，处理系统包括：处理器，被配置成将通过处理器接收的命令解码，并且基于将命令解码的结果来控制对于信息的操作；辅助存储器件，被配置成存储用于将命令解码的程序和信息；主存储器件，被配置成调用和存储来自辅助存储器件的程序和信息，使得处理器在执行程序时能够使用程序和信息来执行操作；以及接口器件，被配置成执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或者主存储器件的部件。
电子设备还包括数据存储系统，数据存储系统包括：存储器件，被配置成存储数据并且无论电源供给与否均保持存储的数据；控制器，被配置成根据从外部输入的命令来控制将数据输入至存储器件和从存储器件输出数据；暂时存储器件，被配置成暂时地存储在存储器件与外部之间交换的数据；以及接口，被配置成在存储器件、控制器和暂时存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是数据存储系统中的存储器件或者暂时存储器件的部件。
电子设备还包括存储系统，所述存储系统包括：存储器，被配置成存储数据并且无论电源供给与否均保持存储的数据；存储器控制器，被配置成根据从外部输入的命令来控制将数据输入至存储器件和从存储器件输出数据；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的执行通信，其中，半导体存储器是存储系统中的存储器或者缓冲存储器的部件。
在一个实施方式中，提供了一种用于制造阈值开关器件的方法。所述方法可以包括：形成第一电极层；在第一电极层之上形成第一初始绝缘层；通过将杂质注入第一初始绝缘层中来形成包括多个中性缺陷的第一绝缘层；在第一绝缘层之上形成第二初始绝缘层；以及在第二初始绝缘层之上形成第二电极层。
以上方法的实施方式可以包括以下的一个或多个。
在形成第二初始绝缘层和形成第二电极层的至少一个中，注入第一绝缘层中的杂质扩散入第二初始绝缘层内。第一初始绝缘层和第二初始绝缘层中的至少一个包括未掺杂的绝缘材料。杂质包括施主杂质。在形成第一绝缘层时，将杂质注入第一初始绝缘层中，直至与在第一初始绝缘层与第一电极层之间的界面以预定距离间隔开的位置。使杂质在第二初始绝缘层中扩散，直至与在第二初始绝缘层与第二电极层之间的界面以预定距离间隔开的位置。所述方法还包括：在形成第一绝缘层之前，在第一初始绝缘层之上形成阻挡层。所述方法还包括：在形成第二初始绝缘层之前去除阻挡层。使用相同的绝缘材料来形成第一初始绝缘层和第二初始绝缘层。第一绝缘层中的杂质浓度趋向于第一绝缘层与第一电极层之间的界面而降低。扩散至第二初始绝缘层中的杂质浓度趋向于第二初始绝缘层与第二电极层之间的界面而降低。
在附图、说明书和权利要求中更具体地描述这些和其它的方面、实施方式和相关的优点。
附图说明
图1a图示了根据一个实施方式的存储单元的截面图。
图1b图示了包括图1a中的存储单元的单元阵列的立体图。
图2图示了根据一个实施方式的选择元件的截面图。
图3为用于描述图2中的选择元件的操作机制的能带图。
图4图示了用于描述图2中的选择元件的特性的电流-电压曲线。
图5图示了用于描述图2中的选择元件的截止电流的电流-电压曲线。
图6图示了图2中的选择元件的能级。
图7图示了用于描述图2中的选择元件的导通电流的电流-电压曲线。
图8描述了图2中的选择元件的导通/截止比。
图9a至图9d描述了根据一个实施方式的选择元件及其制造方法。
图10为实施基于公开技术的存储电路的微处理器的配置图的示例。
图11为实施基于公开技术的存储电路的处理器的配置图的示例。
图12为实施基于公开技术的存储电路的系统的配置图的示例。
图13为实施基于公开技术的存储电路的数据存储系统的配置图的示例。
图14为实施基于公开技术的存储电路的存储系统的配置图的示例。
具体实施方式
以下参照附图具体地描述了本公开技术的各种示例和实施方式。
附图可以不必按比例绘制，并且在一些情况下，可以夸大附图中的至少一些结构的比例，以清楚地图示所述的示例或者实施方式的某些特征。在附图或说明中呈现具有多层结构中的两个或更多个层的具体示例时，所示的这些层的相对位置关系或者布置这些层的顺序反映了用于所述或者所示示例的特定实施方式，并且不同的相对位置关系或者布置这些层的顺序也是可能的。另外，多层结构的所述或者所示示例可以不反映存在于该具体的多层结构的全部层(例如，一个或更多个额外层可以存在于两个所示的层之间)。作为一个具体示例，当在所述或者所示的多层结构中的第一层涉及在第二层“上”或“之上”或者在衬底“上”或“之上”时，该第一层可以直接形成在第二层上或者衬底上，但是也可以表示在第一层与第二层之间或者第一层与衬底之间存在一个结构，其中可能存在一个或更多个其它的中间层。
图1a图示了根据一个实施方式的存储单元的截面图，而图1b图示了包括图1a的存储单元的单元阵列的立体图。
参见图1a，根据实施方式的存储单元mc可以包括用于存储数据的存储元件me和用于控制对于存储元件me的存取的选择元件se。
存储元件me可以包括：第二电极13和第三电极15以及插置在第二电极13与第三电极15之间的可变电阻层14。
第二电极13和第三电极15将施加至存储单元mc的电压或者电流传送至可变电阻层14。第二电极13和第三电极15中的每个可以由各种导电材料形成，例如，金属、金属氮化物以及它们的组合。
可变电阻层14可以具有可变电阻特性：根据供应至其的电压或者电流而在不同的电阻状态之间切换，因而，可以依据电阻状态来存储不同的数据。例如，当可变电阻层14具有高电阻状态时，数据‘0’可以存储于其中，而当可变电阻层14具有低电阻状态时，数据‘1’可以存储于其中。可变电阻层14可以具有包括用于rram、pram、fram、mram等的各种材料中的至少一种的单层或多层结构。例如，各种材料可以包括：过渡金属氧化物、金属氧化物(例如，基于钙钛矿的材料)、相变材料(例如，基于硫族化物的材料)、铁电介质材料以及铁磁材料。
可变电阻层14中的电阻值可以根据导电路径是否形成于其中而改变。即，当穿过可变电阻层14的导电路径形成在可变电阻层14中时，可变电阻层14可以具有低电阻状态。另一方面，当导电路径从可变电阻层14消失时，可变电阻层14可以具有高电阻状态。例如，当可变电阻层14包括包含大量的氧空位的金属氧化物时，根据氧空位的行为，导电路径可以形成在或者消失于可变电阻层14中。导电路径可以根据可变电阻层14的类型、层结构或者操作特性而以各种形式形成。
选择元件se可以包括：第一电极11、第二电极13以及插置在第一电极11与第二电极13之间的选择元件层12。
第一电极11和第二电极13将施加至存储单元mc的电压或者电流传送至选择元件层12。第一电极11和第二电极13中的每个可以由各种导电材料形成，例如，金属、金属氮化物以及它们的组合。在该实施方式中，第二电极13可以插置在选择元件层12与可变电阻层14之间，并且用作选择元件se与存储元件me的公共电极。第二电极13将选择元件层12与可变电阻层14区分开。
选择元件层12可以具有阈值开关特性。因而，当供应至其的电压或者电流的大小小于预定的阈值时，选择元件层12可以大体上阻挡流至其中的电流。另一方面，当供应至其的电压或者电流的大小等于或者大于预定的阈值时，选择元件层12通过快速增大的电流。在本实施方式中，选择元件层12可以由包括多个中性缺陷的绝缘材料形成。将参照图2更具体地描述根据实施方式的选择元件层12。
选择元件层12可以用于防止在图1b所示的交叉点单元阵列中的存储单元mc之间的泄漏电流。
参见图1b，单元阵列可以包括：平行的第一线l1，其沿第一方向延伸；平行的第二线l2，其位于第一线l1之上，并且沿与第一方向相交的第二方向延伸；以及存储单元mc，其位于第一线l1与第二线l2的各个交叉处，并且设置在第一线l1和第二线l2之间。
当具有值v的电压经由与选中的存储单元耦接的选中的第一线l1和第二线l2而施加至单元阵列中的选中的存储单元时，具有值1/2v的电压可以施加至与选中的存储单元共享选中的第一线l1或者第二线l2的未选中的存储单元。因而，如果选择元件层12(当施加的电压具有1/2v或者更小的值时阻挡流至其中的电流)在未选中的存储单元中不存在时，泄漏电流可以流经未选中的存储单元。
当选择元件层12大体上阻挡了流至其中的电流的状态被称为截止状态，而等于或者大于预定的阈值的电流或者电压施加至选择元件层12而使得选择元件层12通过流经其中的电流的状态被称为导通状态时，具有低截止电流ioff或者高导通电流lon并因此具有高导通/截止比的材料可以用于形成选择元件层12。在本实施方式中，包括多个中性缺陷的绝缘材料可以用作形成选择元件层12的材料。将参照图2至图7更具体地描述绝缘材料的结构、操作机制、特性和效果。
图2图示了根据一个实施方式的选择元件的截面图。图3为用于描述图2中的选择元件的操作机制的能带图。
参见图2，插置在第一电极11和第二电极13之间的选择元件层12可以由绝缘材料形成，所述绝缘材料包括多个中性缺陷(参见图2中的符号‘+’)。当流动(-)电子从中性缺陷中逐出时，中性缺陷可以对应于固定(+)缺陷。将固定(+)缺陷和流动(-)电子组合而导致中性缺陷。
选择元件层12可以包括：界面部分d0、端部部分d1以及中心部分d2。界面部分d0可以在距离第一电极11与选择元件层12之间的界面第一预定距离以内的区域中，或者在距离第二电极13与选择元件层12之间的界面第一预定距离以内的区域中。界面部分d0可以具有等于或小于选择元件层12的整个厚度的1/10的厚度(即，第一预定距离)。
端部部分d1可以为距离第一电极11与选择元件层12之间的界面第二预定距离以内的区域，或者距离第二电极13与选择元件层12之间的界面第二预定距离以内的区域。第二预定距离可以大于第一预定距离。在本实施方式中，端部部分d1包括界面部分d0。
中心部分d2可以为设置在两个端部部分d1之间的区域。中心部分d2可以具有等于或大于两个端部部分d1的厚度之和的厚度。
多个中性缺陷可以分布在选择元件层12的整个部分中，而选择元件层12的界面部分d0中除外。换言之，中性缺陷可以沿着连接第一电极11和第二电极13的方向，以预定的间隔分布，但是不可以分布在选择元件层12的界面部分d0中。这是因为用于将选择元件se设置成导通状态的电子逐出可以从中性缺陷开始顺序地发生，所述中性缺陷靠近于在第一电极11与第二电极13之中的被施加相对正电压的电极。
当中性缺陷接触第一电极11和第二电极13或者非常靠近第一电极11和第二电极13时，这些中性缺陷可以用作泄漏源。因此，在一个实施方式中，期望的是，界面部分d0不包括任何中性缺陷。尽管中性缺陷可以存在于界面部分d0，但是在界面部分d0中的中性缺陷的量与其它的部分相比可以是最小的。
除了界面部分d0之外，在选择元件层12中的中性缺陷的密度(或者浓度)可以各种方式来改变。选择元件层12的导通电流可以随着中性缺陷的密度和/或中性缺陷在除了界面部分d0之外的其它部分中的总数量增加而增加，由此增加导通/截止比。此外，当在不包括界面部分d0的端部部分d1中的中性缺陷的密度由n1来表示，而在中心部分d2中的中性缺陷的密度由n2来表示时，n1可以高于n2。即，端部部分d1可以具有比中心部分d2更高的中性缺陷密度。因此，端部部分d1中的中性缺陷之间的间隔可以小于中心部分d2中的中性缺陷之间的间隔。然而，端部部分d1中的中性缺陷之间的间隔和中心部分d2中的中性缺陷之间的间隔之中的每个可以大体上是恒定的。将参照图7和图8更具体地描述由于端部部分d1和中心部分d2中的中性缺陷密度差造成的影响。
在选择元件中，第一电极11和第二电极13可以由相同的材料形成，并且可以具有相同的功函数。
将参照图3来简要地描述选择元件se的操作机制。
参见图3，在初始状态①中，其中没有将电压施加至第一电极11和第二电极13，选择元件层12中的中性缺陷的能级可以大体上等于或者稍微低于第一电极11和第二电极13的功函数。第一电极11与选择元件层12和/或第二电极13与选择元件层12可以形成肖特基接触，所述肖特基接触具有等于或大于预定的阈值的肖特基势垒高度φb。
在状态②中，其中将电压施加至第一电极11和第二电极13，在选择元件层12中的中性缺陷的能带弯曲。在本实施方式中，与第一电极11相比，可以将相对正电压施加至第二电极13。例如，可以将0v施加至第一电极11，而可以将正电压施加至第二电极13。在截止状态下，假设从中性缺陷逐出电子所需的电压为阈值电压，则施加至第一电极11和第二电极13的电压可以小于阈值电压。即使能带弯曲电子也不从中性缺陷逐出的状态②可以被称为截止状态。截止状态可以与初始状态①区分开，在所述初始状态中，由于没有施加电压所以能带不弯曲。在截止状态下，第一电极11于选择元件层12和/或第二电极13与选择元件层12仍可以形成肖特基接触。
然后，在状态③下，其中施加至第一电极11和第二电极13的电压达到阈值电压，电子可以从中性缺陷逐出，并且迁移至被施加正电压的第二电极13。电子的逐出可以从靠近第二电极13的中性缺陷开始顺序地执行，并且进行至靠近第一电极11的中性缺陷。因而，在选择元件层12中，从靠近第二电极13的部分开始并且进行至靠近第一电极11的部分，可以顺序地产生具有正电荷的缺陷，即(+)缺陷。(+)缺陷可以降低选择元件层12的相应区域的能级。因而，可以逐渐地减小肖特基势垒的厚度。
因此，如在状态④中所示，当针对选择元件层12中的中性缺陷完成电子的逐出和(+)缺陷的产生时，第一电极11与选择元件层12和/或第二电极13与选择元件层12可以形成欧姆接触，经由欧姆接触，电子隧穿可以发生在选择元件层12与第一电极11之间和/或选择元件层12与第二电极13之间。即，选择元件层12可以设定成导通状态。在该状态下，肖特基势垒可以具有对应于选择元件层12的界面部分d0的厚度的小的厚度，并且选择元件层12可以不再包括中性缺陷。
之后，如果施加至第一电极11和第二电极13的电压被去除，则经由电子遂穿从选择元件层12迁移至第二电极13的电子可以返回至选择元件层12，并且与(+)缺陷重新组合，以在选择元件层12中形成中性缺陷。即，可以还原初始状态①。由于中性缺陷的能级几乎等于或者稍微低于第一电极11和第二电极13的功函数，因而电子能够容易地迁移至选择元件层12，所以可以实现中性缺陷的恢复。
图2中的元件与存储元件me耦接，以用作选择元件se。在另一个实施方式中，图2中的元件可以独立地用作阈值开关元件。
图4图示了用于描述图2中的选择元件的特性的电流-电压曲线。
参见图4的线‘a’，当施加至选择元件的电压逐渐地增加时，流经选择元件的电流会稍微地增加，直到电压达到预定的阈值电压vth为止。在流经选择元件的电流稍微地增加时，选择元件可以被设定成截止状态，并且可以由肖特基发射而引起电流。
参见线‘b’，当施加至选择元件的电压达到预定的阈值电压vth时，电流会快速地增加。即，选择元件可以设定成导通状态。此时，电流的大小会受限于限制电流(compliancecurrent，cc)，因为当电流的大小增加而不受限制时，选择元件层12可能会击穿。
参见线‘c’，即使施加至选择元件的电压逐渐地减小，也可以始终保持流经选择元件的电流的大小。即，选择元件可以设定成导通状态。
参见线‘d’，当施加至选择元件的电压减小并且因此达到预定值时，可以执行电流扫描，使得流经选择元件的电流快速地减小。在该操作期间，施加至选择元件的电压可以相对小的速率减小，并且选择元件可以保持导通状态。
参见线‘e’，当流经选择元件的电流达到预定值时，该预定值大于在阈值电压vth下的电流，而小于限制电流(cc)，施加至选择元件的电压的大小可以再次增加，直到电压达到阈值电压vth为止。在该操作期间，流经选择元件的电流的大小可以相对小的速率减小。这是因为与当选择元件处于导通状态时相比，肖特基势垒的厚度逐渐地增大。
再次参见线‘a’，当施加至选择元件的电压再次达到阈值电压vth时，选择元件可以设定成截止状态。因而，尽管将电压施加至选择元件，但是可以大体上阻挡电流。
图5图示了用于描述图2中的选择元件的截止电流的电流-电压曲线。
参见图5，随着形成在第一电极11与选择元件层12之间和/或第二电极13与选择元件层12之间的肖特基势垒的高度φb增大，选择元件的截止电流会减小。
然而，当肖特基势垒高度φb过度地增加时，选择元件不能设定成导通状态。因而，需要适当地调节肖特基势垒高度φb。
例如，参见图5，当在大约0.05v的电压下的截止电流的目标值等于或小于10pa时，肖特基势垒高度φb可以设定成0.35ev或者更大，由此满足目标值。
图6为用于描述图2中的选择元件的能级的示图。在图6中，水平轴可以表示距离第一电极11与选择元件层12之间的界面和/或第二电极13与选择元件层12之间的界面的距离，而竖直轴可以表示能级。
图6涉及如下的情况：肖特基势垒高度φb设定为0.35ev，将电压0v和1v施加至第一电极11和第二电极13，选择元件层12的界面部分d0具有
参见图6，当选择元件层12的整个厚度d为
即，随着具有高密度的中性缺陷的区域的厚度增大，或者中性缺陷的总数量增大，选择元件层12的能级会减小。
随着选择元件层12的能级减小，在第一电极11与选择元件层12之间的界面和/或在第二电极13与选择元件层12之间的界面的肖特基势垒的厚度会减小(参见虚线圆)。因此，可以增大选择元件的导通电流的大小。
图7图示了用于描述图2中的选择元件的导通电流的电流-电压曲线。图7涉及如下的情况：肖特基势垒高度φb设定为0.35ev，将电压0v和1v施加至第一电极11和第二电极13，选择元件层12的界面部分d0具有
参见图7，随着在选择元件层12的端部部分d1中的中性缺陷的密度n1增大，导通电流的大小会增大。
截止电流的大小可以不受在端部部分d1中的中性缺陷的密度n1的影响。因而，随着在选择元件层12的端部部分d1中的中性缺陷的密度n1增大，导通/截止比(即，导通电流与截止电流之比)会增大。
图8为用于描述图2中的选择元件的导通/截止比的示图。图8涉及如下的情况：肖特基势垒高度φb设定为0.35ev，将电压0v和1v施加至第一电极11和第二电极13。选择元件层12的界面部分d0的厚度、选择元件层12的端部部分d1的厚度以及在选择元件层12的端部部分d1和中心部分d2中的中性缺陷的密度n1和n2可以设定成各种值。在选择元件层12的中心部分d2中的中性缺陷的密度n2可以具有对应于大约为在端部部分d1中的中性缺陷的密度n1的1/10的值。
参见图8，当选择元件层12的端部部分d1的厚度增大时，导通/截止比会增大。此外，当在选择元件层12的端部部分d1中的中性缺陷的密度n1增大时，导通/截止比会增大。
此外，当选择元件层12的界面部分d0的厚度增大时，导通/截止比会稍微地减小。
此时，选择元件可以各种形式来实施，以下将参照图9a至图9d来描述选择元件的一个示例。
图9a至图9d图示了根据一个实施方式的选择元件及其制造方法。
参见图9a，可以在第一电极110之上形成第一初始绝缘层122。第一初始绝缘层122可以包括氧化物(例如，氧化硅、金属氧化物等)或者氮化物(诸如氮化硅等)。第一初始绝缘层122可以包括不包括杂质的材料，即未掺杂的材料。
随后，可以将用于形成中性缺陷的杂质注入第一初始绝缘层122中。杂质的注入可以从第一初始绝缘层122的上表面趋向于第一初始绝缘层122的下表面的方向来执行(参见图9a的箭头)。杂质的注入可以通过离子注入工艺或者等离子体掺杂工艺来执行。杂质可以包括施主杂质，例如as、n、p等。当阻挡层132形成在第一初始绝缘层122之上时，可以执行杂质的注入。
阻挡层132可以包括导电材料或者绝缘材料，可以在后续的工艺中容易地被去除，并且可以具有大体上小的厚度。例如，阻挡层132的厚度可以小于第一电极110和第一初始绝缘层122的任意一个的厚度。可以在杂质注入至第一初始绝缘层122之后去除阻挡层132。
根据该工艺的一个实施方式，杂质可以穿入第一初始绝缘层122，直至与第一初始绝缘层122的上表面间隔开预定距离的下部位置(参见图9b中的虚线①)。因此，如图9b中所示，可以获得包含自其上表面向其下部位置分布的杂质杂质的第一绝缘层122’。
为了控制杂质的穿透深度，可以控制注入工艺的条件(例如，离子注入能量)。考虑到注入工艺的方向，杂质的浓度可以自第一绝缘层122’的上表面起向着下表面降低。因此，中性缺陷的浓度(或者密度)可以沿着从第一绝缘层122’的上表面指向下表面的方向降低。分布在第一绝缘层122’中的杂质或者中性缺陷可以由i来表示。
参见图9c，可以在第一绝缘层122’之上形成第二初始绝缘层124。第二初始绝缘层124可以包括氧化物(例如，氧化硅、金属氧化物等)或者氮化物(例如，氮化硅等)。第二初始绝缘层124可以包括不包括杂质的材料(即，未掺杂的材料)。第二初始绝缘层124可以由与第一初始绝缘层122的材料大体上相同的材料形成。即，第一初始绝缘层122和第二初始绝缘层124可以由共同的绝缘材料形成。
随后，可以在第二初始绝缘层124之上形成第二电极130。
这里，在形成第二初始绝缘层124和/或形成第二电极130的工艺中，包括在第一绝缘层122’的上部内的高浓度的杂质中的一些可以扩散入第二初始绝缘层124内。因此，如图9d中所示，可以获得包含杂质的第二绝缘层124’，所述杂质自第二绝缘层124’的下表面向上部位置分布(参见虚线②)。为了控制杂质的扩散性，可以控制杂质的类型。考虑到杂质的扩散方向，杂质的浓度可以自第二绝缘层124’的下表面向上表面降低。因此，中性缺陷的浓度可以自第二绝缘层124’的下表面向上表面降低。
因此，可以获得选择元件，选择元件包括第一电极110、第二电极130以及选择元件层，选择元件层包括第一绝缘层122’和第二绝缘层124’。选择元件层可以位于第一电极110与第二电极130之间。选择元件层可以包括具有一定浓度梯度的杂质或者中性缺陷。这里，如图9d中的曲线所示，沿着在第一绝缘层122’与第二绝缘层124’之间的界面，选择元件层中的杂质或者中性缺陷的浓度会而最大。换言之，选择元件层中的杂质或者中性缺陷的浓度向着第一绝缘层122’与第一电极110之间的界面降低，并且向着第二绝缘层124’与第二电极层130之间的界面降低。在一个实施方式中，没有中性缺陷或者杂质存在于：第一绝缘层122’的一部分(其在距离第一绝缘层122’与第一电极110的界面某一距离以内)中(参见虚线①)和第二绝缘层124’的一部分(其在距离第二绝缘层124’与第二电极130的界面某一距离以内)中(参见虚线②)。即，没有中性缺陷或者杂质可以存在于选择元件层122’和124’的任意界面部分中。即使中性缺陷或者杂质存在于选择元件层122’和124’的任意一个或者两个界面部分中，其浓度与其它部分相比也会是最小的。因此，可以实施与图2中的选择元件完全相同或者类似的选择元件。
基于本公开技术的以上和其它的存储电路或者半导体器件可以用于各种设备或系统。图10至图14提供了能够实施本文公开的存储电路的设备或系统的一些示例。
图10为实施基于公开技术的存储电路的微处理器的配置图的示例。
参见图10，微处理器1000可以执行用于控制和调节一系列处理的任务：从各种外部设备接收数据、处理数据以及将处理结果输出至外部设备。微处理器1000可以包括：存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以为各种数据处理单元，例如，中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)和应用处理器(ap)。
存储单元1010为将数据存储在微处理器1000内的部件，如处理器寄存器、寄存器等。存储单元1010可以包括：数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时地存储要通过操作单元1020执行运算的数据、执行运算的结果数据以及存储有执行运算的数据的地址的功能。
存储单元1010可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储单元1010可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通状态或截止状态。经由此，可以改善存储单元1010的可靠性和操作存储特性。因此，可以改善微处理器1000的可靠性和操作存储特性。
操作单元1020可以根据控制单元1030将命令解码的结果来执行四项算术运算或者逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(alu)等。
控制单元1030可以接收来自微处理器1000的存储单元1010、操作单元1020和外部设备的信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，以及执行由程序所表示的处理。
根据本实施方式的微处理器1000可以额外地包括高速缓冲存储单元1040，高速缓冲存储单元1040能够暂时地存储从外部设备(而不是存储单元1010)输入的数据或者输出至外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050而与存储单元1010、操作单元1020和控制单元1030交换数据。
图11为实施基于公开技术的存储电路的处理器的配置图的示例。
参见图11，处理器1100可以通过包括除了微处理器执行的任务之外的各种功能来改善性能并实现多功能性，微处理器执行用于控制和调节一系列处理的任务为：接收来自各种外部设备的数据、处理数据以及将处理结果输出至外部设备。处理器1100可以包括：核心单元1110，其用作微处理器；高速缓冲存储单元1120，其用于暂时地存储数据；以及总线接口1130，其用于在内部设备与外部设备之间传输数据。处理器1100可以包括各种片上系统(soc)，例如多核处理器、图形处理单元(gpu)和应用处理器(ap)。
本实施方式的核心单元1110为对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111为将数据存储在微处理器1100内的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时地存储要通过操作单元1112执行运算的数据、执行运算的结果数据以及存储有执行运算的数据的地址的功能。操作单元1112为在处理器1100内执行运算的部件。操作单元1112可以根据控制单元1113将命令解码的结果来执行四项算术运算、逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(alu)等。控制单元1113可以接收来自处理器1100的存储单元1111、操作单元1112和外部设备的信号，执行命令的提取、解码、控制处理器1100的信号的输入和输出，以及执行由程序所表示的处理。
高速缓冲存储单元1120为暂时地存储数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度之差的部件。高速缓冲存储单元1120可以包括：主存储部1121、二级存储部1122和三级存储部1123。通常，高速缓冲存储单元1120包括主存储部1121和二级存储部1122，并且在需要高存储容量的情况下可以包括三级存储部1123。视情况需要，高速缓冲存储单元1120可以包括数目增加的存储部。也就是说，可以根据设计来改变包括在高速缓冲存储单元1120中的存储部的数目。主存储部1121、二级存储部1122和三级存储部1123存储和区分数据的速度可以相同或者不同。在各个存储部1121、1122和1123的速度不同的情况下，主存储部1121的速度可以是最大的。高速缓冲存储单元1120的主存储部1121、二级存储部1122和三级存储部1123中的至少一个存储部可以包括根据实施方式的上述半导体器件的一个或多个。例如，高速缓冲存储单元1120可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善高速缓冲存储单元1120的可靠性和操作特性。因此，可以改善处理器1100的可靠性和操作特性。
尽管图11中示出了全部的主存储部1121、二级存储部1122和三级存储部1123被配置在高速缓冲存储单元1120的内部，但是应当注意的是，高速缓冲存储单元1120的全部的主存储部1121、二级存储部1122和三级存储部1123都可以被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度之差。此外，应当注意的是，高速缓冲存储单元1120的主存储部1121可以设置在核心单元1110的内部，而二级存储部1122和三级存储部1123可以配置在核心单元1110的外部，以加强用于补偿数据处理速度之差的功能。在另一个实施方式中，主存储部1121和二级存储部1122可以设置在核心单元1110的内部，而三级存储部1123可以设置在核心单元1110的外部。
总线接口1130为将核心单元1110、高速缓冲存储单元1120与外部设备连接并且使得数据被有效地传输的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或者经由总线接口1130连接。多个核心单元1110可以采用与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主存储部1121可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而二级存储部1122和三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。主存储部1121的处理速度可以比二级存储部1122和三级存储部1123的处理速度快。在另一个实施方式中，主存储部1121和二级存储部1122可以配置在每个核心单元1110内，与多个核心单元1110的数目相对应，而三级存储部1123可以配置在多个核心单元1110的外部，以这种方式经由总线接口1130被共享。
根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，存储数据；通信模块单元1150，能够以有线或无线的方式将数据传送至外部设备和从外部设备接收数据；存储器控制单元1160，驱动外部存储器件，以及媒体处理单元1170，处理在处理器1100中处理的数据或者从外部输入设备输入的数据，并且将处理的数据输出至外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，附加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据，并且多个模块彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括：dram(动态随机存取存储器)、移动dram、sram(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括：rom(只读存储器)、或非(nor)型快闪存储器、与非(nand)型快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)、具有相似功能的存储器。
通信模块单元1150可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块、以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)等。无线网络模块可以包括诸如在不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、zigbee、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)等。
存储器控制单元1160管理和处理在处理器1100与外部存储器件之间传送的根据不同的通信标准来操作的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制如下设备的器件：ide(集成设备电路)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、raid(独立磁盘的冗余阵列)、ssd(固态盘)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等。
媒体处理单元1170可以处理在存储器1100中处理的数据、或者从外部输入设备以图像、声音和其它形式输入的数据，并且将数据输出至外部接口设备。媒体处理单元1170可以包括：图形处理单元(gpu)、数字信号处理器(dsp)、高清晰度音频设备(hd音频)、高清晰度多媒体接口(hdmi)控制器等。
图12为实施基于公开技术的存储电路的系统的配置图的示例。
参见图12，作为用于处理数据的装置，系统1200可以执行输入、处理、输出、通信、存储等，以进行对于数据的一系列操控。系统1200可以包括：处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。本实施方式的系统1200可以为使用处理器操作的各种电子系统，例如，计算机、服务器、pda(个人数字助理)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、pmp(便携式多媒体播放器)、照相机、全球定位系统(gps)、摄像机、录音机、远程信息处理、视听(av)系统、智能电视等。
处理器1210可以将输入的命令解码，并且处理针对存储在系统1200内的数据的运算、比较等，以及控制这些操作。处理器1210可以包括：微处理器单元(mpu)、中央处理单元(cpu)、单核/多核处理器、图形处理单元(gpu)、应用处理器(ap)、数字信号处理器(dsp)等。
主存储器件1220为如下的存储器：其在程序被执行时，能够暂时地存储、调用和执行来自辅助存储器件1230的程序代码或者数据，并且即使电源被切断也能够保持存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一个或多个。例如，主存储器件1220可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善主存储器件1220的可靠性和操作特性。因此，可以改善系统1200的可靠性和操作特性。
此外，主存储器件1220还可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括当电源被切断时全部内容被擦除的易失性存储器类型的静态随机存取存储器(sram)、动态随机存取存储器(dram)等。
辅助存储器件1230为用于存储程序代码或者数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230能够存储更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或多个。例如，辅助存储器件1230可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善辅助存储器件1230的可靠性和操作特性。因此，可以改善系统1200的可靠性和操作特性。
此外，辅助存储器件1230还可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据存储系统(参见图10中的附图标记1300)，例如，使用磁性的磁带、磁盘、使用光学的光盘、使用磁性和光学二者的磁光盘、固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等。
接口设备1240可以执行本实施方式中的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以为按键、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(hid)、通信设备等。通信设备可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络和无线网络二者连接的模块。有线网络模块可以包括诸如经由传输线来发送和接收数据的各种设备的局域网(lan)、通用串行总线(usb)、以太网、电力线通信(plc)等。无线网络模块可以包括诸如不需要传输线的情况下发送和接收数据的各种设备的红外线数据协会(irda)、码分多址(cdma)、时分多址(tdma)、频分多址(fdma)、无线lan、zigbee、泛在传感器网络(usn)、蓝牙、射频识别(rfid)、长期演进(lte)、近场通信(nfc)、无线宽带互联网(wibro)、高速下行链路分组接入(hsdpa)、宽带cdma(wcdma)、超宽带(uwb)等。
图13为实施基于公开技术的存储电路的数据存储系统的配置图的示例。
参见图13，数据存储系统1300可以包括：存储器件1310，其具有非易失性特性，作为存储数据的部件；控制器1320，控制存储器件1310；接口1330，用于与外部设备连接；以及暂时存储器件1340，用于暂时地存储数据。数据存储系统1300可以为：盘型，例如硬盘驱动器(hdd)、紧凑盘只读存储器(cdrom)、数字多功能光盘(dvd)、固态盘(ssd)等；以及卡型，例如，usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等。
存储器件1310可以包括半永久地存储数据的非易失性存储器。非易失性存储器可以包括：rom(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。
控制器1320可以控制存储器件1310与接口1330之间的数据的交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行如下操作：处理从数据存储系统1300的外部经由接口1330输入的命令等。
接口1330执行在数据存储系统1300与外部设备之间的命令和数据的交换。在数据存储系统1300为卡型的情况下，接口1330可以与在如下设备中使用的接口兼容，所述设备例如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等，或者接口1330可以与以上提及的设备类似的设备中所使用的接口兼容。在数据存储系统1300为盘型的情况下，接口1330可以与如下的接口兼容，例如，ide(集成设备电路)、sata(串行高级技术附件)、scsi(小型计算机系统接口)、esata(外部sata)、pcmcia(个人计算机存储卡国际协会)、usb(通用串行总线)等，或者接口1330可以与以上提及的接口类似的接口兼容。接口1330可以与彼此具有不同类型的一个或多个接口兼容。
暂时存储器件1340可以暂时地存储数据，以用于根据与外部设备、控制器和系统的接口的多样化和高性能而在接口1330与存储器件1310之间高效地传输数据。用于暂时地存储数据的暂时存储器件1340可以包括根据实施方式的上述半导体器件中的一个或多个。暂时存储器件1340可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善存储器件1310或者暂时存储器件1340的可靠性和操作特性。因此，可以改善数据存储系统1300的可靠性和操作特性。
图14为实施基于公开技术的存储电路的存储系统的配置图的示例。
参见图14，存储系统1400可以包括：存储器1410，其具有非易失性特性并且作为存储数据的部件；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备等连接。存储系统1400可以为卡型，例如，固态盘(ssd)、usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等。
用于存储数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或多个。例如，存储器1410可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善存储器1410的可靠性和操作特性。因此，可以改善存储系统1400的可靠性和操作特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的rom(只读存储器)、或非快闪存储器、与非快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行对从存储系统1400的外部经由接口1430输入的命令进行处理的操作。
接口1430执行在存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在如下设备中使用的接口兼容，所述设备例如usb存储器(通用串行总线存储器)、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式mmc(emmc)、紧凑型快闪(cf)卡等，或者接口1430可以与以上提及的设备类似的设备中所使用的接口兼容。接口1430可以与彼此具有不同类型的一个或多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能，而在接口1430与存储器1410之间高效地传送数据。例如，用于暂时地存储数据的缓冲存储器件1440可以包括根据实施方式的上述半导体器件中的一个或多个。缓冲存储器1440可以包括：第一电极层；第二电极层；第一绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第一电极层相邻；以及第二绝缘层，插置在第一电极层与第二电极层之间，并且设置成与第二电极层相邻，其中，第一绝缘层和第二绝缘层包括多个中性缺陷，沿着第一绝缘层与第二绝缘层之间的第一界面，多个中性缺陷的浓度最大，其中，阈值开关器件根据电子是否从多个中性缺陷逐出而具有导通或截止状态。经由此，可以改善缓冲存储器1440的可靠性和操作特性。因此，可以改善存储系统1400的可靠性和操作特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。与此不同，缓冲存储器1440还可以不包括根据实施方式的半导体器件，而可以包括：具有易失性特性的sram(静态随机存取存储器)、dram(动态随机存取存储器)等；以及具有非易失性特性的相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移力矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。
基于本文件所公开的存储器件，在图10至图14中的电子设备或系统的以上示例中的特征可以在各种设备、系统或者应用中实施。一些示例包括：移动电话或者其它的便携式通信设备、平板电脑、笔记本或者膝上型电脑、游戏机、智能电视机、tv机顶盒、多媒体服务器、具有或者不具有无线通信功能的数字照相机、具有无线通信性能的腕式手表或者其它的可佩带设备。
尽管本专利文件包括若干细节，但是这些细节不应当被解释为是对于任何发明或者要求保护的范围的限制，更确切的说，而是特定于特定发明的特定实施例的特征的描述。在本专利文件中的各个实施例的上下文中所描述的某些特性也可以在单个实施例中结合实施。相反地，在单个实施例的上下文中所描述的各种特征也可以单独地实施在多个实施例中或者采用任何适合的子组合的形式来实施。此外，虽然以上特征可能被描述为用作某些组合，且甚至最初这样被要求保护，但是所要求保护的组合中的一个或多个特征在某些情况下可以从该组合中被去除，并且所要求保护的组合可以涉及子组合或者子组合的变体。
类似地，尽管在附图中以特定的次序描绘了操作，但是这不应当理解为需要：以所示的特定次序或者顺序次序来执行这种操作，或者执行全部所示的操作以实现期望的结果。此外，在本专利文件中所述的实施例中的各种系统部件的分离不应当理解为在所有的实施例中需要这种分离。
仅描述了很少的实施方式和示例。基于在本专利文件中所描述和所图示的内容能够做出其它的实施方式、改进和变形方式。
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