阈值开关器件及包括其的电子设备的制作方法

本申请要求2015年11月20日提交的申请号为10-2015-0163217、题为“阈值开关器件及包括其的电子设备”的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本专利文件涉及存储电路或器件及其在电子设备或系统中的应用。

背景技术：

近来，随着电子装置趋向于小型化、低功耗、高性能和多功能等，在本领域中需要能够将信息储存在诸如计算机、便携式通信设备等的电子装置中的半导体器件，且已经对这种半导体器件展开了研究。这种半导体器件包括能够使用根据施加的电压或电流而在不同的电阻态之间切换的特性来储存数据的半导体器件，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。

技术实现要素：

本专利文件中公开的技术包括存储电路或器件及其在电子设备或系统中的应用以及包括新的阈值开关器件的电子设备的各种实施方式。

在一种实施方式中，一种阈值开关器件可以包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从多个中性缺陷逐出而具有导通态或截止态。

以上阈值开关器件的实施方式可以包括下面的一种或更多种。

当电压未施加给第一电极层和第二电极层时，多个中性缺陷具有与第一电极层和第二电极层的功函数实质上相同的能级或具有比第一电极层和第二电极层的功函数低的能级。多个中性缺陷沿第一方向从第一电极层朝向第二电极层以预定间隔布置。当相比于第一电极层的相对正电压被施加给第二电极层时，电子的逐出从靠近第二电极层的中性缺陷开始并向靠近第一电极层的中性缺陷行进来顺序地执行。绝缘层包括：第一端部，对应于距离第一电极层与绝缘层之间的界面在第一距离之内的区域；第二端部，对应于距离第二电极层与绝缘层之间的界面在第二距离之内的区域；以及中心部，对应于设置在第一端部与第二端部之间的区域，以及第一端部和第二端部中的每个中的中性缺陷的密度高于中心部中的中性缺陷的密度。第一距离与第二距离彼此实质上相等。第一端部包括第一界面部，第一界面部对应于距离第一电极层与绝缘层之间的界面在第三距离之内的区域，第三距离小于第一距离，第二端部包括第二界面部，第二界面部对应于距离第二电极层与绝缘层之间的界面在第四距离之内的区域，第四距离小于第二距离，且第一界面部和第二界面部不包含中性缺陷。在导通态中流经绝缘层的电流随着第一端部和第二端部中的中性缺陷的密度更高而增大。在导通态中流经绝缘层的电流随着第一端部和第二端部的厚度的增大而增大。在截止态中，具有肖特基势垒高度0.35eV或更高的肖特基接触形成在第一电极层与绝缘层之间，或者形成在第二电极层与绝缘层之间，或者形成在这二者中。在导通态中，电子从多个中性缺陷逐出，使得欧姆接触形成在第一电极层与绝缘层之间，或者形成在第二电极层与绝缘层之间，或者形成在这二者中，以及在截止态中，多个中性缺陷被维持为无电子逐出，使得肖特基接触形成在第一电极层与绝缘层之间，或者形成在第二电极层与绝缘层之间，或者形成在这二者中。在截止态中流经绝缘层的电流随着肖特基势垒的高度的增大而减小，所述肖特基势垒形成在第一电极层与绝缘层之间，或者形成在第二电极层与绝缘层之间，或者形成在这二者中。

在一种实施方式中，提供了一种包括半导体存储器的电子设备。所述半导体存储器可以包括：存储元件，储存数据；以及选择元件，耦接至存储元件，并控制对存储元件的访问。选择元件可以包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。选择元件可以根据电子是否从多个中性缺陷逐出而具有导通态或截止态。

以上的电子设备的实施方式可以包括下面的一种或更多种。

所述半导体存储器还包括：第一线，沿第一方向延伸；以及第二线，沿与第一方向交叉的第二方向延伸，以及存储元件和选择元件位于第一线与第二线的交叉部分处。存储元件包括可变电阻元件，所述可变电阻元件根据施加至其的电压或电流而在不同的电阻态之间切换。

所述电子设备还可以包括微处理器，所述微处理器包括：控制单元，被配置成：从微处理器的外部接收包括命令的信号，以及执行对命令的提取、解码或者对微处理器的信号的输入或输出的控制；操作单元，被配置成基于控制单元解码命令的结果来执行操作；以及存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。

所述电子设备还可以包括处理器，所述处理器包括：核心单元，被配置成基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的操作；高速缓冲存储单元，被配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，且被配置成在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的部件。

所述电子设备还可以包括处理系统，所述处理系统包括：处理器，被配置成解码由处理器接收到的命令，以及基于解码命令的结果来控制针对信息的操作；辅助存储器件，被配置成储存用于解码命令的程序和信息；主存储器件，被配置成：从辅助存储器件调用及储存程序和信息，使得处理器在运行程序时能够使用程序和信息来执行操作；以及接口设备，被配置成执行处理器、辅助存储器件和主存储器件中的至少一种与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。

所述电子设备还可以包括数据储存系统，所述数据储存系统包括：储存器件，被配置成：储存数据，且无论电源如何都保存所储存的数据；控制器，被配置成根据从外部输入的命令来控制向储存器件输入数据和从储存器件输出数据；暂时储存器件，被配置成暂时储存在储存器件与外部之间交换的数据；以及接口，被配置成执行储存器件、控制器和暂时储存器件中的至少一种与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的部件。

所述电子设备还可以包括存储系统，所述存储系统包括：存储器，被配置成：储存数据，且无论电源如何都保存所储存的数据；存储器控制器，被配置成根据从外部输入的命令来控制向存储器输入数据和从存储器输出数据；缓冲存储器，被配置成缓冲在存储器与外部之间交换的数据；以及接口，被配置成执行存储器、存储器控制器和缓冲存储器中的至少一种与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。

在附图、说明书和权利要求中更详细地描述了这些以及其他的方面、实施方式和相关优点。

附图说明

图1A图示根据一种实施方式的存储单元的剖视图。

图1B图示包括图1A的存储单元的单元阵列的透视图。

图2图示根据一种实施方式的选择元件的剖视图。

图3是用于描述图2的选择元件的工作机制的能带图。

图4图示用于描述图2的选择元件的特性的电流-电压曲线。

图5图示用于描述图2的选择元件的截止电流的电流-电压曲线。

图6图示图2的选择元件的能级。

图7图示用于描述图2的选择元件的导通电流的电流-电压曲线。

图8描述图2的选择元件的导通/截止比。

图9是实施基于所公开技术的存储电路的微处理器的配置图的示例。

图10是实施基于所公开技术的存储电路的处理器的配置图的示例。

图11是实施基于所公开技术的存储电路的系统的配置图的示例。

图12是实施基于所公开技术的存储电路的数据储存系统的配置图的示例。

图13是实施基于所公开技术的存储电路的存储系统的配置图的示例。

具体实施方式

下面参照附图来详细描述所公开的技术的各种示例和实施方式。

附图不一定按比例，且在某些情况下，可能已经夸大了附图中的至少一些结构的比例以清楚地示出所描述的示例或实施方式的特定特征。在附图或说明书中，在呈现具有多层结构中的两层或更多层的特定示例中，这些层的相对位置关系或布置所示层的顺序反映了所述示例或所示示例的特定实施方式，且不同的相对位置关系或布置层的顺序是可能的。此外，所述或所示多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，在所示两层之间可以存在一个或更多个额外层)。作为特定示例，当所述或所示多层结构中的第一层被称作在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层不仅可以直接形成在第二层或衬底上，还可以表示在第一层与第二层或衬底之间可以存在一个或更多个其他中间层的结构。

图1A图示根据一种实施方式的存储单元的剖视图，而图1B图示包括图1A的存储单元的单元阵列的透视图。

参见图1A，根据该实施方式的存储单元MC可以包括用于储存数据的存储元件ME和用于控制对存储元件ME的访问的选择元件SE。

存储元件ME可以包括第二电极13和第三电极15以及介于第二电极13与第三电极15之间的可变电阻层14。

第二电极13和第三电极15将施加给存储单元MC的电压或电流传送给可变电阻层14。第二电极13和第三电极15中的每个可以由各种导电材料(诸如金属、金属氮化物和其组合)中的任意导电材料形成。

可变电阻层14可以具有根据供应给其的电压或电流而在不同的电阻态之间切换的可变电阻特性，从而可以根据电阻态来储存不同的数据。例如，当可变电阻层14具有高阻态时，数据“0”可以储存在其中，而当可变电阻层14具有低阻态时，数据“1”可以储存在其中。可变电阻层14可以具有包括用于RRAM、PRAM、FRAM和MRAM等的各种材料中的至少一种的单层或多层结构。例如，所述各种材料可以包括过渡金属氧化物、金属氧化物(诸如钙钛矿类材料)、相变材料(诸如硫族化物类材料)、铁电介质(ferrodielectric)材料和铁磁材料。

可变电阻层14的电阻值可以根据在其中是否形成了导电路径来改变。即，当在可变电阻层14中形成了穿过可变电阻层14的导电路径时，可变电阻层14可以具有低阻态。另一方面，当导电路径从可变电阻层14消失时，可变电阻层14可以具有高阻态。例如，当可变电阻层14包括具有大量氧空位的金属氧化物时，根据氧空位的行为，导电路径可以形成在可变电阻层14中或从可变电阻层14消失。导电路径可以根据可变电阻层14的类型、层结构或工作特性而以各种方式来形成。

选择元件SE可以包括第一电极11、第二电极13和介于第一电极11与第二电极13之间的选择元件层12。

第一电极11和第二电极13将施加给存储单元MC的电压或电流传送给选择元件层12。第一电极11和第二电极13中的每个可以由各种导电材料(诸如金属、金属氮化物及其组合)中的任意导电材料形成。在此实施方式中，第二电极13可以介于选择元件层12与可变电阻层14之间，且用作选择元件SE与存储元件ME的公共电极。第二电极13区分选择元件层12与可变电阻层14。

选择元件层12可以具有阈值切换特性。因此，当供应给选择元件层12的电压或电流大小小于预定阈值时，选择元件层12基本上阻挡流入其中的电流。另一方面，当供应给选择元件层12的电压或电流大小等于或大于预定阈值时，选择元件层12使快速增大的电流通过。在本实施方式中，选择元件层12可以由包括多个中性缺陷的绝缘材料形成。将参照图2来更详细地描述根据该实施方式的选择元件层12。

选择元件层12可以用来防止图1B中所示的交叉点单元阵列中的存储单元MC之间的漏电流。

参见图1B，单元阵列可以包括：平行的第一线L1，沿第一方向延伸；平行的第二线L2，位于第一线L1之上且沿与第一方向交叉的第二方向延伸；以及存储单元MC，位于第一线L1与第二线L2的各个交叉部分处且设置在第一线L1与第二线L2之间。

当具有值V的电压经由耦接至选中存储单元的选中的第一线L1和选中的第二线L2而被施加给选中存储单元时，具有值1/2V的电压可以被施加给与选中存储单元共享选中的第一线L1或选中的第二线L2的未选中存储单元。因此，如果在未选中存储单元中不存在选择元件层12(其在施加的电压具有值1/2V或更小时阻挡流入其中的电流)时，漏电流可以流经未选中存储单元。

当选择元件层12基本上阻挡流入其中的电流的状态被称作截止态，而等于或大于预定阈值的电流或电压被施加给选择元件层12使得选择元件层12使电流通过的状态被称作导通态时，具有低截止电流Ioff和高导通电流Ion从而具有高的导通/截止比的材料可以用来形成选择元件层12。在本实施方式中，包括多个中性缺陷的绝缘材料可以被用作形成选择元件层12的材料。将参照图2至图7来更详细地描述绝缘材料的结构、工作机制、特性和效果。

图2图示根据一种实施方式的选择元件的剖视图。图3是用于描述图2的选择元件的工作机制的能带图。

参见图2，介于第一电极11与第二电极13之间的选择元件层12可以由包含多个中性缺陷的绝缘材料形成(参见图2中的符号“+”)。中性缺陷可以对应于移动电子(-)从中性缺陷逐出时的固定缺陷(+)。将固定缺陷(+)与移动电子(-)结合导致中性缺陷。

选择元件层12可以包括界面部d0、端部d1和中心部d2。界面部d0可以为距离第一电极11与选择元件层12之间的界面在第一预定距离之内的区域或距离第二电极13与选择元件层12之间的界面在第一预定距离之内的区域。界面部d0可以具有等于或小于选择元件层12的整个厚度D的1/10的厚度，即，第一预定距离。

端部d1可以为距离第一电极11与选择元件层12之间的界面在第二预定距离之内的区域或距离第二电极13与选择元件层12之间的界面在第二预定距离之内的区域。第二预定距离可以大于第一预定距离。在此实施方式中，端部d1包括界面部d0。

中心部d2可以为设置在两个端部d1之间的区域。中心部d2可以具有等于或大于两个端部d1的厚度总和的厚度。

多个中性缺陷可以分布在选择元件层12的除选择元件层12的界面部d0之外的整个部分中。换言之，中性缺陷可以沿连接第一电极11与第二电极13的方向以预定间隔分布，但是可以不分布在选择元件层12的界面部d0中。这是因为用于将选择元件SE设置为导通态的电子逐出可以从第一电极11和第二电极13中的靠近施加了相对正电压的电极的中性缺陷开始顺序地发生。

此外，当除界面部d0以外的端部d1中的中性缺陷的密度通过N1来表示，而中心部d2中的中性缺陷的密度通过N2来表示时，N1可以高于N2。即，端部d1可以比中心部d2具有更高的中性缺陷密度。因此，端部d1中的中性缺陷之间的间隔可以小于中心部d2中的中性缺陷之间的间隔。然而，端部d1中的中性缺陷之间的间隔和中心部d2中的中性缺陷之间的间隔中的每种可以基本上恒定。将参照图7和图8来更详细地描述由端部d1与中心部d2中的中性缺陷密度差引起的效果。

在选择元件中，第一电极11和第二电极13可以由相同的材料形成，且可以具有相同的功函数。

将参照图3来简要地描述选择元件SE的工作机制。

参见图3，在电压未施加给第一电极11和第二电极13的初始态①中，选择元件层12中的中性缺陷的能级可以与第一电极11和第二电极13的功函数基本相同或略低。第一电极11与选择元件层12和/或第二电极13与选择元件层12可以形成具有等于或大于预定阈值的肖特基势垒高度Φ_B的肖特基接触。

在电压被施加给第一电极11和第二电极13的状态②中，选择元件层12中的中性缺陷的能带弯曲。在本实施方式中，相比于第一电极11，相对正电压可以被施加给第二电极13。例如，0V可以被施加给第一电极11，而正电压可以被施加给第二电极13。在截止态中，假设从中性缺陷逐出电子所需的电压为阈值电压，则施加给第一电极11和第二电极13的电压可以小于阈值电压。虽然能带弯曲但电子尚未从中性缺陷逐出的状态②可以被称作截止态。截止态可以区别于因为未施加电压因而能带未弯曲的初始态①。在截止态中，第一电极11与选择元件层12和/或第二电极13与选择元件层12仍然可以形成肖特基接触。

然后，在被施加给第一电极11和第二电极13的电压达到阈值电压的状态③中，电子可以从中性缺陷逐出，且可以向施加了正电压的第二电极13迁移。电子的逐出可以从靠近第二电极13的中性缺陷开始以及向靠近第一电极11的中性缺陷行进而顺序地执行。因此，在选择元件层12中，可以从靠近第二电极13的部分开始以及向靠近第一电极11的部分行进来顺序地产生拥有正电荷的缺陷，即，(+)缺陷。(+)缺陷可以降低选择元件层12的对应区域的能级。因此，肖特基势垒的厚度可以逐渐减小。

结果，当对于选择元件层12中的中性缺陷完成了电子的逐出和(+)缺陷的产生时，第一电极11与选择元件层12和/或第二电极13与选择元件层12可以形成欧姆接触，经由该欧姆接触，在选择元件层12与第一电极11和/或选择元件层12与第二电极13之间可以出现电子隧穿，如状态④中所示。即，选择元件层12可以被设置为处于导通态。在此状态中，肖特基势垒可以具有与选择元件层12的界面部d0的厚度相对应的小厚度，且选择元件层12可以不再包括中性缺陷。

在此之后，如果去除被施加给第一电极11和第二电极13的电压，则经由电子隧穿而从选择元件层12迁移至第二电极13的电子可以返回至选择元件层12并与(+)缺陷复合以便在选择元件层12中形成中性缺陷。即，可以还原初始态。因为中性缺陷的能级与第一电极11和第二电极13的功函数几乎相同或略低，从而电子可以容易地迁移至选择元件层12，所以可以实现中性缺陷的恢复。

图2的元件耦接至存储元件ME以用作选择元件SE。在另一种实施方式中，图2的元件可以独立地用作阈值开关元件。

图4图示用于描述图2的选择元件的特性的电流-电压曲线。

参见图4的线“A”，当被施加给选择元件的电压逐渐增大时，流经选择元件的电流可以轻微增大，直到电压达到预定阈值电压Vth。当流经选择元件的电流轻微增大时，选择元件可以被设置为处于截止态，而该电流流动可以由肖特基发射引起。

参见线“B”，当被施加给选择元件的电压达到预定阈值电压Vth时，电流流动可以快速增大。即，选择元件可以被设置为处于导通态。此时，电流大小可以被限制为限制电流(CC,compliance current)，因为当电流大小无限制地增大时，选择元件层12可以击穿。

参见线“C”，即使被施加给选择元件的电压逐渐减小，流经选择元件的电流大小也可以维持恒定。即，选择元件可以维持导通态。

参见线“D”，当被施加给选择元件的电压下降从而达到预定值时，可以执行电流扫描，使得流经选择元件的电流快速减小。在此操作期间，被施加给选择元件的电压可以以较小的速度降低，且选择元件可以维持导通态。

参见线“E”，当流经选择元件的电流达到比阈值电压Vth处的电流大且比限制电流(CC)小的预定值时，可以再次增大被施加给选择元件的电压大小，直到电压达到阈值电压Vth。在此操作期间，流经选择元件的电流大小可以以较小的速度减小。这是因为相比于选择元件处于导通态时，肖特基势垒的厚度逐渐增大。

重新参见线“A”，当被施加给选择元件的电压再次达到阈值电压Vth时，选择元件可以被设置为处于截止态中。因此，虽然电压被施加给选择元件，但可以基本上阻挡电流流动。

图5图示用于描述图2的选择元件的截止电流的电流-电压曲线。

参见图5，选择元件的截止电流可以随着肖特基势垒的高度Φ_B的增加而减小，所述肖特基势垒形成在第一电极11与选择元件层12之间和/或第二电极13与选择元件层12之间。

然而，当肖特基势垒高度Φ_B极度增大时，选择元件不能被设置为导通态。因此，需要恰当地调节肖特基势垒高度Φ_B。

例如，参见图5，当在大约0.05V的电压处，截止电流的目标值等于或小于10pA时，肖特基势垒高度Φ_B可以被设置为0.35eV或更大，从而满足该目标值。

图6是用于描述图2的选择元件的能级的示图。在图6中，水平轴可以表示距离第一电极11与选择元件层12之间的界面和/或第二电极13与选择元件层12之间的界面的距离，而垂直轴可以表示能级。

图6与下面的情况相关：其中肖特基势垒高度Φ_B被设置为0.35eV，且0V和1V被施加给第一电极11和第二电极13，选择元件层12的界面部d0具有的厚度，以及选择元件层12的端部d1中的中性缺陷的密度N1和中心部d2中的中性缺陷的密度N2分别为5e19/cm³和5e18/cm³。

参见图6，当选择元件层12的整个厚度D为时，随着选择元件层12的端部d1的厚度逐渐增大至和除界面部d0的选择元件层12的能级可以逐渐减小。

即，随着具有高密度的中性缺陷的区域的厚度增大或中性缺陷的总数增大，选择元件层12的能级可以减小。

随着选择元件层12的能级减小，第一电极11与选择元件层12之间的界面和/或第二电极13与选择元件层12之间的界面处的肖特基势垒的厚度可以降低(参见虚线圆)。结果，选择元件的导通电流大小可以增大。

图7图示用于描述图2的选择元件的导通电流的电流-电压曲线。图7与下面的情况相关：在其中肖特基势垒高度Φ_B被设置为0.35eV，且0V和1V被施加给第一电极11和第二电极13，选择元件层12的界面部d0具有厚度选择元件层12的端部d1和中心部d2的厚度是恒定的，以及选择元件层12的中心部d2中的中性缺陷的密度N2是端部d1中的中性缺陷的密度N1的大约1/10。

参见图7，随着选择元件层12的端部d1中的中性缺陷的密度N1增大，导通电流大小可以增大。

截止电流大小可以不受端部d1中的中性缺陷的密度N1的影响。因此，随着选择元件层12的端部d1中的中性缺陷的密度N1增大，导通/截止比(即，导通电流与截止电流的比)可以增大。

图8是用于描述图2的选择元件的导通/截止比的示图。图8与下面的情况相关：在其中肖特基势垒高度Φ_B被设置为0.35eV，且0V和1V被施加给第一电极11和第二电极13。选择元件层12的界面部d0的厚度、选择元件层12的端部d1的厚度以及选择元件层12的端部d1和中心部d2中的中性缺陷的密度N1和N2可以被设置为各种值。选择元件层12的中心部d2中的中性缺陷的密度N2可以具有与端部d1中的中性缺陷的密度N1的大约1/10相对应的值。

参见图8，当选择元件层12的端部d1的厚度增大时，导通/截止比可以增大。此外，当选择元件层12的端部d1中的中性缺陷的密度N1增大时，导通/截止比可以增大。

此外，当选择元件层12的界面部d0的厚度增大时，导通/截止比可以轻微减小。

以上和其他的基于所公开的技术的存储电路或半导体器件可以用于一系列设备或系统中。图9至图13提供可以实施本文中所公开的存储电路的设备或系统的一些示例。

图9是实施基于所公开技术的存储电路的微处理器的配置图的示例。

参见图9，微处理器1000可以执行用于控制并调谐一系列过程(从各种外部设备接收数据、处理数据以及将处理结果输出给外部设备)的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以为各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储单元1010是微处理器1000中储存数据的部件，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行这样的功能：暂时地储存要通过操作单元1020来执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址。

存储单元1010可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，存储单元1010可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从所述多个中性缺陷逐出而具有导通态或截止态。由此可以改善存储单元1010的可靠性和工作储存特性。结果，可以改善微处理器1000的可靠性和工作特性。

操作单元1020可以根据控制单元1030对命令解码的结果来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行对命令的提取、解码和对微处理器1000的信号的输入和输出的控制，以及运行通过程序来表示的处理。

根据本实施方式的微处理器1000可以额外包括高速缓冲存储单元1040，高速缓冲存储单元1040可以暂时地储存要从除存储单元1010以外的外部设备输入的数据或要输出给外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。

图10是实施基于所公开的技术的存储电路的处理器的配置图的示例。

参见图10，处理器1100可以通过包括除微处理器(执行用于控制并调谐从各种外部设备接收数据、处理该数据以及将处理结果输出给外部设备的一系列过程的任务)的功能以外的各种功能来改善性能以及实现多功能。处理器1100可以包括用作微处理器的核心单元1110、用来暂时储存数据的高速缓冲存储单元1120以及用于在内部器件与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括存储单元1111、操作单元1112和控制单元1113。

存储单元1111是处理器1100中的储存数据的部件，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行这样的功能：暂时地储存要通过操作单元1112来执行操作的数据、执行操作的结果数据以及执行操作的数据被储存的地址。操作单元1112是处理器1100中的执行操作的部件。操作单元1112可以根据控制单元1113对命令解码的结果等来执行四则算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行对命令的提取、解码和对处理器1100的信号的输入和输出的控制，以及运行通过程序来表示的处理。

高速缓冲存储单元1120是暂时地储存数据的部件以补偿高速操作的核心单元1110与低速操作的外部设备之间在数据处理速度上的差异。高速缓冲存储单元1120可以包括主储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储单元1120包括主储存部1121和二级储存部1122，以及在需要大储存容量的情况下可以包括三级储存部1123。根据场合的需求，高速缓冲存储单元1120可以包括更大数量的储存部。也就是说，可以根据设计来改变高速缓冲存储单元1120中包括的储存部的数量。主储存部1121、二级储存部1122和三级储存部1123储存和区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以是最大的。高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，高速缓冲存储单元1120可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据是否从所述多个中性缺陷逐出电子而具有导通态或截止态。由此，可以改善高速缓冲存储单元1120的可靠性和工作特性。结果，可以改善处理器1100的可靠性和工作特性。

虽然在图10中示出了主储存部1121、二级储存部1122和三级储存部1123全部都被配置在高速缓冲存储单元1120的内部，但是要注意的是，高速缓冲存储单元1120的主储存部1121、二级储存部1122和三级储存部1123全部都可以被配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备在数据处理速度上的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110的外部以加强补偿数据处理速度上的差异的功能。在另一种实施方式中，主储存部1121和二级储存部1122可以设置在核心单元1110的内部，而三级储存部1123可以设置在核心单元1110的外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备而允许高效地传输数据的部件。

根据本实施方式的处理器1100可以包括多个核心单元1110，以及多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110与高速缓冲存储单元1120可以直接连接，或者经由总线接口1130来连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部1121可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以经由总线接口1130共享的方式来配置在多个核心单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一种实施方式中，主储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，而三级储存部1123可以以经由总线接口1130共享的方式来配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其可以以有线或无线的方式来将数据传输给外部设备以及从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，以及将处理了的数据输出给外部接口设备等。此外，处理器1100可以包括多个各种模块和器件。在这种情况下，添加的多个模块可以经由总线接口1130来与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和与以上提及的存储器具有类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取储存器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。

通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

存储器控制单元1160用于管理和处理在处理器1100与根据不同的通信标准而工作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或以图像、声音和其他形式从外部输入设备输入的数据，以及将数据输出给外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备、高清多媒体接口(HDMI)控制器等。

图11是实施基于所公开的技术的存储电路的系统的配置图的示例。

参见图11，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以为使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、录像机、录音机、远程信息处理、视听(AV)系统、智能电视等。

处理器1210可以对输入的命令进行解码，以及对储存在系统1200中的数据进行操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

主存储器件1220是这样的储存器：其可以在运行程序时暂时地储存、调用以及运行来自辅助存储器件1230的程序代码或数据，以及甚至在电源被切断时仍可以保存所存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，主存储器件1220可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从所述多个中性缺陷逐出而具有导通态或截止态。由此可以改善主存储器件1220的可靠性和工作特性。结果，可以改善系统1200的可靠性和工作特性。

此外，主存储器件1220还可以包括易失性存储器类型(在其中当电源被切断时全部内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同的是，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括易失性存储器类型(在其中当电源被切断时全部内容都被擦除)的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从所述多个中性缺陷逐出而具有导通态或截止态。由此可以改善辅助存储器件1230的可靠性和工作特性。结果，可以改善系统1200的可靠性和工作特性。

此外，辅助存储器件1230还可以包括数据储存系统(参见图12的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等。与此不同的是，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据储存系统(参见图12的附图标记1300)，诸如使用磁的磁带、磁盘、使用光的光盘、使用磁和光二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等。

接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以为小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线来发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带英特网(Wibro)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

图12是实施基于所公开的技术的存储电路的数据储存系统的配置图的示例。

参见图12，数据储存系统1300可以包括作为用于储存数据的组件而具有非易失特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备的连接的接口1330以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以为诸如硬盘驱动器(HDD)、只读存储型光盘(CDROM)、数字多用盘(DVD)、固态盘(SSD)等的盘型以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的卡型。

储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行处理经由接口1330而从数据储存系统1300的外部输入的命令等的操作。

接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的情况下，接口1330可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者与类似于以上提及的设备的设备中使用的接口兼容。在数据储存系统1300是盘型的情况下，接口1330可以与诸如IDE(集成电路设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或者与类似于以上提及的接口的接口兼容。接口1330可以与具有彼此不同类型的一个或更多个接口兼容。

暂时储存器件1340可以暂时地储存数据以根据与外部设备、控制器和系统交互的多样性和高性能来在接口1330与储存器件1310之间高效地传送数据。用于暂时地储存数据的暂时储存器件1340可以包括根据实施方式的上述半导体器件中的一种或更多种。暂时储存器件1340可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从多个中性缺陷逐出而具有导通态或截止态。由此可以改善储存器件1310或暂时储存器件1340的可靠性和工作特性。结果，可以改善数据储存系统1300的可靠性和工作特性。

图13实施基于所公开的技术的存储电路的存储系统的配置图的示例。

参见图13，存储系统1400可以包括作为用于储存数据的组件而具有非易失特性的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以为诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的卡型。

用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一种或更多种。例如，存储器1410可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从多个中性缺陷逐出而具有导通态或截止态。由此，可以改善存储器1410的可靠性和工作特性。结果，可以改善存储系统1400的可靠性和工作特性。

此外，根据本实施方式的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，处理器1421用于执行处理经由接口1430而从存储系统1400的外部输入的命令的操作。

接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑式闪存(CF)卡等的设备中使用的接口兼容，或者与类似于以上提及的设备的设备中使用的接口兼容。接口1430可以与具有彼此不同类型的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储器控制器和存储系统交互的多样性和高性能来在接口1430与存储器1410之间高效地传送数据。例如，用于暂时地储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一种或更多种。缓冲存储器1440可以包括：存储元件，适用于储存数据；以及选择元件，耦接至存储元件，且适用于控制对存储元件的访问，其中，选择元件包括：第一电极层；第二电极层；以及绝缘层，介于第一电极层与第二电极层之间，且包括多个中性缺陷。阈值开关器件可以根据电子是否从多个中性缺陷逐出而具有导通态或截止态。由此，可以改善缓冲存储器1440的可靠性和工作特性。结果，可以改善存储系统1400的可靠性和工作特性。

此外，根据本实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同的是，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

图9-图13中的基于本文件中公开的存储器件的电子设备或系统的以上示例中的特征可以以各种设备、系统或应用来实现。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、手表或具有无线通信能力的其他可穿戴设备。

虽然本专利文件包含很多细节，但是这些细节不应当被理解为对任何发明的范围或可要求保护的范围的限制，而应当被理解为可专门针对特定发明的特定实施例的特征的描述。本专利文件中在单独实施例的内容中所描述的某些特征也可以在单个实施例中组合地实施。反之，在单个实施例的内容中描述的各种特征也可以在多个实施例中单独实施或以任何合适的子组合来实施。此外，虽然以上可以将特征描述为以某些组合来起作用，甚至初始要求如此保护，但在某些情况下，来自要求保护的组合中的一个或更多个特征可以从该组合中去除，且要求保护的组合可以针对子组合或子组合的变型。

类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以所示的特定次序或以顺序的次序来执行这些操作，或者执行所有示出的操作，来取得期望的结果。此外，本该专利文件中所描述的实施例中的各种系统组件的分离不应当被理解为在所有的实施例中都需要这种分离。

仅描述了若干实施方式和示例。基于该本专利文件中所描述和所示出的内容，可以作出其他实施方式、改进和变型。