本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术：
随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使得集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。
目前，随着金属-氧化物半导体场效应晶体管(MOSFET)的尺寸不断变小。为了适应工艺节点的减小，只能不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度、增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阀值漏电现象，即短沟道效应(SCE：short-channel effects)成为一个至关重要的技术问题。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET具有很好的沟道控制能力。
其中FinFET器件包括核心器件(Core器件)和输入输出器件(IO器件)。输入输出器件由于工作电流较大，更容易造成栅极漏电现象的发生。
如何解决半导体器件的栅极漏电问题，提高半导体器件的可靠性，成为亟需解决的问题。
技术实现要素：
本发明解决的问题是提供一种半导体器件及其形成方法，解决半导体器件的栅极漏电问题，提高半导体器件的可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域，所述第一晶体管的工作电流小于第二晶体管的工作电流；在所述基底上形成栅极层；刻蚀所述栅极层，在所述第一区域形成第一栅极；在形成第一栅极后刻蚀所述栅极层，在所述第二区域形成第二栅极，所述第二栅极具有底切结构；分别在第一栅极两侧的基底中形成第一源漏掺杂区，在第二栅极两侧的基底中形成第二源漏掺杂区。
可选的，所述提供基底的步骤中，所述基底包括衬底以及位于衬底上的多个鳍部；形成第一栅极的步骤包括：形成横跨所述第一区域鳍部的第一栅极，所述第一栅极覆盖所述第一区域鳍部的部分顶部和侧壁；形成第二栅极的步骤包括：形成横跨所述第二区域鳍部的第二栅极，所述第二栅极覆盖所述第二区域鳍部的部分顶部和侧壁；形成第一源漏掺杂区的步骤包括：在所述第一栅极两侧的第一区域鳍部中形成第一源漏掺杂区；形成第二源漏掺杂区的步骤包括：在所述第二栅极两侧的第二区域鳍部中形成第二源漏掺杂区。
可选的，所述形成方法还包括：在所述第一栅极和第二栅极露出的基底上形成层间介质层；去除所述第一栅极和第二栅极，分别形成第一开口和第二开口；在所述第一开口和第二开口中填充金属，分别形成第一金属栅极和第二金属栅极。
可选的，所述第一栅极具有根部结构。
可选的，形成第二栅极的步骤包括：在所述第一栅极和所述第二区域的栅极层上形成光刻胶层；以所述光刻胶层为掩模刻蚀所述栅极层，形成第二栅极。
可选的，刻蚀所述栅极层，在所述第一区域形成第一栅极的步骤包括：在第一区域的栅极层上形成硬掩膜层；以所述硬掩膜层为掩模刻蚀所述栅极层形成第一栅极。
可选的，第一区域用于形成核心器件；第二区域用于形成输入输出器件。
可选的，所述底部结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，沿平行于基底的方向上所述第一台阶部的尺寸小于第二台阶部的尺寸。
可选的，所述根部结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底的方向上所述第三台阶部的尺寸大于第四台阶部的尺寸。
可选的，形成第二栅极的步骤中刻蚀工艺参数包括：刻蚀气体为HBr、He和O2的混合气体，HBr的气体流量为50sccm至1000sccm，He的气体流量为300sccm至1500sccm，O2的气体流量为1sccm至20sccm，压强为30mtorr至250mtorr，刻蚀时间为10s至200s，RF功率为700至3000W。
可选的，形成第一栅极的步骤中刻蚀工艺参数包括：刻蚀气体为CF4、SF6、N2和O2的混合气体，CF4的气体流量为50sccm至175sccm，SF6的气体流量为5sccm至81sccm，N2的气体流量为6sccm至75sccm，O2的气体流量为1sccm至25sccm，压强为1mtorr至150mtorr，刻蚀时间为10s至2000s，电压为50至300V，RF功率为200至500W。
可选的，所述第一源漏掺杂区的形成方法包括：刻蚀位于所述第一栅极两侧的基底，在所述第一栅极两侧的基底中形成第一凹槽；形成填充满所述第一凹槽的源漏外延掺杂，在所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
可选的，所述第二源漏掺杂区的形成方法包括：刻蚀位于所述第二栅极两侧的基底，在所述第二栅极两侧的基底中形成第二凹槽；形成填充满所述第二凹槽的源漏外延掺杂，在所述源漏外延掺杂层内掺杂有P型离子或者N型离子。
本发明还提供一种半导体器件，包括：基底，所述基底包括具有第一晶体管的第一区域和具有第二晶体管的第二区域，所述第一晶体管的工作电流小于第二晶体管工作电流；位于第一区域基底上的第一栅极；位于第二区域基底上的第二栅极，所述第二栅极具有底切结构；位于在第一栅极两侧的基底中的第一源漏掺杂区；位于在第二栅极两侧的基底中的第二源漏掺杂区。
可选的，所述基底包括衬底以及位于衬底上的多个鳍部；所述第一栅极横跨所述第一区域鳍部，且覆盖所述第一区域鳍部的部分顶部和侧壁；所述第二栅极横跨所述第二区域鳍部，且覆盖所述第二区域鳍部的部分顶部和侧壁；所述第一源漏掺杂区位于第一栅极两侧的第一区域鳍部中；所述第二源漏掺杂区位于第二栅极两侧的第二区域鳍部中。
可选的，所述半导体器件还包括：位于第一栅极、第二栅极以及基底上的层间介质层；所述第一栅极为位于所述层间介质层中的第一金属栅极；所述第二栅极为位于所述层间介质层中的第二金属栅极。
可选的，所述第一栅极具有根部结构。
可选的，所述第一区域具有核心器件；所述第二区域具有输入输出器件。
可选的，所述底切结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，沿平行于基底的方向上所述第一台阶部的尺寸小于第二台阶部的尺寸。
可选的，所述根部结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底的方向上所述第三台阶部的尺寸大于第四台阶部的尺寸。
本发明的技术方案具有以下优点：
本发明提供的半导体器件形成方法的技术方案中，基底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域，所述第一晶体管的工作电流小于第二晶体管工作电流；分别在所述第一区域形成第一栅极，在所述第二区域形成第二栅极；在刻蚀所述第二栅极时，使得第二栅极宽度小于顶部宽度，从而在第二栅极形成底切结构(undercut profile)；在第二栅极两侧的基底中形成第二源漏掺杂区。由于所述底切结构使得第二栅极底部与第二源漏掺杂区之间的距离增大，因此，即使第二晶体管的工作电流较大，也不容易发生半导体器件的栅极漏电现象，从而提高了半导体器件的可靠性。
附图说明
图1是一种半导体器件的结构示意图；
图2至图11是本发明半导体器件的形成方法一实施例中各步骤对应结构示意图；
图12是本发明半导体器件的一实施例的结构示意图。
具体实施方式
根据背景技术形成的半导体器件的可靠性有待提高。
现结合一种半导体器件对半导体器件的可靠性有待提高的原因进行分析。
参考图1，图1为一种半导体器件的剖面结构示意图，所述半导体器件包括：衬底100；凸出于所述衬底100上的鳍部。所述衬底100包括第一区域I和第二区域II，位于所述第一区域I衬底100上的鳍部为第一鳍部110，位于所述第二区域II衬底100上的鳍部为第二鳍部120。所述第一区域I用于形成核心器件，所述第二区域II用于形成输入输出器件。
所述半导体器件还包括位于所述第一区域I的第一栅极112、位于所述第二区域Ⅱ的第二栅极122、位于所述第一栅极112两侧的第一源漏区111、位于所述第二栅极122两侧的第二源漏区121。
上述第二区域II形成的输入输出器件容易发生栅极漏电现象，从而造成半导体器件的可靠性有待提高。
形成所述第一栅极112以及第二栅极122的步骤包括：形成横跨第一鳍部110的栅极层；在所述栅极层上形成硬掩膜层113；采用刻蚀工艺，以所述硬掩膜层113为掩膜刻蚀所述栅极层，分别形成横跨第一鳍部110的第一栅极112以及横跨第二鳍部120的第二栅极122，所述第一栅极112覆盖第一鳍部110的部分顶部和侧壁，所述第二栅极122覆盖第二鳍部120的部分顶部和侧壁。受到刻蚀工艺的影响，例如，受到过刻蚀量的影响，当过刻蚀不足时，所述第一栅极112以及第二栅极122具有根部结构(footing profile)。
所述第一栅极112以及第二栅极122的根部结构具有台阶型侧壁，包括位于所述鳍部上的下台阶部和位于下台阶部上的上台阶部，沿平行于衬底100的方向上所述下台阶部的尺寸大于上台阶部的尺寸。
输入输出器件工作的电流较大，由于所述第二栅极122具有根部结构，使得第二栅极122与第二源漏区121之间的距离小，从而导致栅极容易被击穿发生漏电现象。
为了解决所述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括用于形成第一晶体管的第一区域和用于形成第二晶体管的第二区域，所述第一晶体管的工作电流小于第二晶体管工作电流；在所述基底上形成栅极层；刻蚀所述栅极层，在所述第一区域形成第一栅极；在形成第一栅极后刻蚀所述栅极层，在所述第二区域形成第二栅极，所述第二栅极为底切结构(undercut profile)；分别在第一栅极两侧的基底中形成第一源漏掺杂区，在第二栅极两侧的基底中形成第二源漏掺杂区。
本发明形成底部具有底切结构的第二栅极，所述第二栅极的底切结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，所述第二台阶部的尺寸大于第一台阶部的尺寸。通过使第二栅极结构宽度小于顶部宽度，增大了第二栅极与第二源漏掺杂区的距离，这样即使第二晶体管的工作电流较大，也可以抑制发生栅极漏电现象，从而提高了半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例半导体器件形成过程的剖面结构示意图。
参考图2，提供基底，所述基底包括用于形成第一晶体管的第一区域I和用于形成第二晶体管的第二区域II，所述第一晶体管的工作电流小于第二晶体管的工作电流。
所述第一区域I用于形成核心器件，所述第二区域II用于形成输入输出器件。
本实施例以形成的半导体器件为FinFET器件为例，所述基底包括衬底200以及位于衬底200上的多个鳍部。在其他实施例中，形成的半导体器件为平面器件，相应的，所述基底为平面衬底。
本实施例中，所述基底包括衬底200以及位于所述衬底200上的多个鳍部；其中，所述鳍部包括位于所述第一区域I的衬底200上的第一鳍部220、以及位于所述第二区域II的衬底200上的第二鳍部221。所述基底还包括隔离结构210，所述隔离结构210覆盖所述第一鳍部220以及所述第二鳍部221部分侧壁表面，且所述隔离结构210顶部低于所述第一鳍部220以及第二鳍部221顶部。
所述隔离结构210可以起到电学隔离相邻第一鳍部220以及第二鳍部221的作用。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部220以及第二鳍部221的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离结构210的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述衬底200为硅衬底，所述第一鳍部220以及第二鳍部221的材料为硅，所述隔离结构210的材料为氧化硅。
本实施例中，形成所述衬底200、第一鳍部220以及第二鳍部221的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底200，位于第一区域I衬底200表面的凸起作为第一鳍部220；位于第二区域II衬底200表面的凸起作为第二鳍部221；在形成所述第一鳍部220和第二鳍部221之后，去除所述硬掩膜层。
具体地，形成所述硬掩膜层的工艺步骤包括：首先形成初始硬掩膜层；在所述初始硬掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜层，在初始衬底表面形成硬掩膜层；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
形成所述隔离结构210的工艺步骤包括：在所述衬底200上形成覆盖所述第一鳍部220和第二鳍部221的隔离膜，所述隔离膜顶部高于所述第一鳍部220和第二鳍部221顶部；对所述隔离膜顶部进行平坦化处理；在所述平坦化处理之后，回刻蚀去除部分厚度的隔离膜，形成位于所述衬底200上的所述隔离结构210。
参考图3，在所述基底上形成栅极层230。
在所述基底上形成栅极层230，所述栅极层230覆盖所述第一鳍部220和第二鳍部221。
所述栅极层230的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
在形成所述栅极层230之前，还可以在所述基底上形成栅介质层240。所述栅介质层240的材料为高k栅介质材料。
在所述栅介质层240与所述第一鳍部220之间还可以形成有界面层，所述界面层的材料为氧化硅。
参考图4，刻蚀所述栅极层230，在所述第一区域I形成第一栅极231。
本实施例中，由于基底包括衬底200和鳍部，形成的所述第一栅极231横跨所述第一鳍部220，且覆盖所述第一鳍部220的部分顶部和侧壁。
所述第一栅极231的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
形成所述第一栅极231的工艺步骤包括：在所述栅极层230上形成硬掩膜层250，所述硬掩膜层250定义出待形成的第一栅极231的图形；以所述硬掩膜层250为掩膜，图形化所述位于第一区域I的栅极层230，相应的形成位于第一区域I的第一栅极231。本实施例中，受刻蚀工艺中过刻蚀量的影响，所述第一栅极231底部具有根部结构(footing profile)。即所述第一栅极231的根部结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底的方向上，所述第三台阶部的尺寸大于第四台阶部的尺寸。所述第一栅极231根部结构的尺寸范围为：1～5nm。由于第一区域I形成的核心器件的工作电流较低，即使第一栅极231具有根部结构，第一栅极231也不容易被击穿发生漏电现象。
在其他实施例中，第一栅极231还可以是底切结构或者垂直结构，这样可以进一步改善栅极漏电现象。
若第一栅极231为底切结构时，所述第一栅极231的底切结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底的方向上，所述第三台阶部的尺寸小于第四台阶部的尺寸。
若第一栅极231为垂直结构时，所述第一栅极231宽度等于顶部宽度。
本实施例中，形成第一栅极231的步骤中刻蚀工艺参数包括：刻蚀气体为CF4、SF6、N2和O2的混合气体，CF4的气体流量为50sccm至175sccm，SF6的气体流量为5sccm至81sccm，N2的气体流量为6sccm至75sccm，O2的气体流量为1sccm至25sccm，压强为1mtorr至150mtorr，刻蚀时间为10s至2000s，电压为50至300V，RF功率为200至500W。
本实施例中，保留位于所述第一栅极231顶部的硬掩膜层250，使得所述硬掩膜层250在后续工艺过程中对第一栅极231顶部起到保护作用。所述硬掩膜层250的材料为氮化硅、氮氧化硅、碳化硅或者氮化硼。
参考5至图7，在形成第一栅极231后刻蚀所述栅极层230，在所述第二区域II形成第二栅极232，所述第二栅极232具有底切结构。
本实施例中，所述第二栅极232的底切结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，沿平行于基底的方向上所述第一台阶部的尺寸小于第二台阶部的尺寸。所述第二栅极232具有底切结构。
沿平行于基底的方向上，所述第二栅极232底切结构的尺寸既不能过大也不能过小。若所述底切结构的尺寸过大，则容易导致后续形成的第二源漏掺杂区到沟道的距离不够，器件的性能下降；若所述底切结构的尺寸过小会导致栅极到外延层发生漏电。为此，本实施例中，所述底切结构的尺寸范围为2至20nm。
形成第二栅极232的工艺包括过刻蚀工艺，通过控制过刻蚀的量，从而使得第二栅极232底部具有底切结构。所述底切结构适用于增大源漏极与第二栅极232底部之间的距离。因此，即使输入输出器件的工作电流较大也可以抑制发生栅极漏电现象，从而提高半导体器件的可靠性。
本实施例通过过刻蚀的方法，形成具有底切结构的第二栅极232。具体地，形成第二栅极232的步骤包括：
如图5所示，在所述硬掩膜层250上形成光刻胶层260，所述光刻胶层260覆盖第一栅极231的顶部和侧壁以及第二区域II硬掩膜层250的顶部。
如图6所示，图形化所述光刻胶层260，去除位于第二区域II上的部分光刻胶层260，位于所述第二区域II的剩余光刻胶层260定义出待形成的第二栅极232的图形；以所述图形化后的光刻胶层260为掩膜，刻蚀位于第二区域II的栅极层230和硬掩膜层250，形成位于第二区域II的第二栅极232。
在刻蚀形成所述第二栅极232的工艺过程中，所述位于第一区域I的光刻胶层260为第一栅极231的保护层，覆盖第一栅极231的顶部和侧壁。
本实施例中，采用过刻蚀形成第二栅极232的步骤中刻蚀工艺参数包括：刻蚀气体为HBr、He和O2的混合气体，HBr的气体流量为50sccm至1000sccm，He的气体流量为300sccm至1500sccm，O2的气体流量为1sccm至20sccm，压强为30mtorr至250mtorr，刻蚀时间为10s至200s，RF功率为700至3000W。
参考图7，去除所述位于第一区域I和第二区域II的光刻胶层260(参考图6)，露出位于第一栅极231和第二栅极232顶部的硬掩膜层250。
所述去除第一区域I和第二区域II的光刻胶层260(参考图6)的工艺为干法刻蚀工艺，露出的位于第一栅极231和第二栅极232顶部的硬掩膜层250的作用是保护第一栅极231和第二栅极232的顶部，防止后续工艺破坏第一栅极231和第二栅极232的顶部。
参考图8，分别在第一栅极231两侧的基底中形成第一源漏掺杂区271，在第二栅极232两侧的基底中形成第二源漏掺杂区272。
所述第一源漏掺杂区271和第二源漏掺杂区272内掺杂有P型离子或N型离子。
本实施例中，形成第一源漏掺杂区271的工艺步骤包括：刻蚀位于所述第一栅极231两侧的第一鳍部220，在所述第一栅极231两侧的第一鳍部220中形成第一凹槽；形成填充满所述第一凹槽的第一源漏掺杂区271，在所述第一源漏掺杂区271内掺杂有P型离子或者N型离子。形成第二源漏掺杂区272的工艺步骤包括：刻蚀位于所述第二栅极232两侧的第二鳍部221，在所述第二栅极232两侧的第二鳍部221中形成第二凹槽；形成填充满所述第二凹槽的第二源漏掺杂区272，在所述第二源漏掺杂区272内掺杂有P型离子或者N型离子。
本实施例中，采用选择性外延工艺形成所述第一源漏掺杂区271以及第二源漏掺杂区272。由于除所述第一凹槽和第二凹槽以外的鳍部被所述栅介质层240覆盖，所述栅介质层240的材料晶格常数与所述第一源漏掺杂区271以及第二源漏掺杂区272的材料晶格常数相差较大，因此避免了在不期望区域外延生长薄膜。
当形成的鳍式场效应管为NMOS器件时，所述第一源漏掺杂区271和第二源漏掺杂区272的材料为Si或者SiC，且所述第一源漏掺杂区271和第二源漏掺杂区272内掺杂有N型离子，所述N型离子为P、As或Sb；当形成的所述鳍式场效应管为PMOS器件时，所述第一源漏掺杂区271和第二源漏掺杂区272的材料为Si或者SiGe，且所述第一源漏掺杂区271和第二源漏掺杂区272内掺杂有P型离子，所述P型离子为B、Ga或In。
其中，所述第一源漏掺杂区271和第二源漏掺杂区272的材料为SiC时，所述第一源漏掺杂区271和第二源漏掺杂区272还可以向沟道区提供拉应力作用，提高NMOS器件的载流子迁移率；所述第一源漏掺杂区271和第二源漏掺杂区272的材料为SiGe时，所述第一源漏掺杂区271和第二源漏掺杂区272还可以向沟道区提供压应力作用，提高PMOS器件的载流子迁移率。
本实施例中以后栅工艺为例形成所述半导体器件，后续的工艺步骤还包括：
参考图9，在所述第一栅极231和第二栅极232露出的基底上形成层间介质层280。
所述层间介质层280覆盖所述基底表面、第一源漏区271表面、第二源漏区272表面、第一栅极231侧壁以及第二栅极232侧壁。
需要说明的是，本实施例中，形成层间介质层280的步骤包括：形成覆盖所述基底的层间介质膜，所述层间介质膜顶部高于所述第一栅极231和第二栅极232顶部；刻蚀所述层间介质膜，直至露出第一栅极231和第二栅极232顶部，形成层间介质层280，在刻蚀层间介质膜的同时去除硬掩膜层250(如图8所示)。
参考图10，去除所述第一栅极231和第二栅极232，分别形成第一开口291和第二开口292。
本实施例中，形成所述第一开口291以及第二开口292的工艺步骤包括：刻蚀去除所述第一栅极231和第二栅极232，在所述第一区域I的层间介质层280内形成第一开口291，在所述第二区域II的层间介质层280内形成第二开口292。
参考图11，在所述第一开口291(参考图10)和第二开口292(参考图10)中填充金属，分别形成第一金属栅极293和第二金属栅极294。
由于所述第二金属栅极294位于第二栅极232被刻蚀前的位置上，因此第二金属栅极294结构与第二栅极232结构相同，即为底切结构。
形成所述半导体器件后，由于第二金属栅极294具有底切结构，所述底切结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，且第二台阶部的尺寸大于第一台阶部的尺寸。其中，所述底切结构适用于增大源漏极与第二金属栅极底部之间的距离。因此，通过使第二金属栅极结构宽度小于顶部宽度，可以抑制发生栅极漏电现象，从而提高半导体器件的可靠性。
相应的，本发明还提供一种半导体器件，参考图12，示出了本发明半导体器件一实施例的结构示意图。所述半导体器件包括：
基底，所述基底包括具有第一晶体管的第一区域I和具有第二晶体管的第二区域II，所述第一晶体管的工作电流小于第二晶体管工作电流；
位于第一区域I基底上的第一栅极393；
位于第二区域II基底上的第二栅极394，所述第二栅极394具有底切结构；
位于在第一栅极393两侧的基底中的第一源漏掺杂区371；
位于在第二栅极394两侧的基底中的第二源漏掺杂区372。
以下将结合附图对本实施例提供的半导体器件进行详细说明。
本实施例以形成的半导体器件为FinFET器件为例。本实施例中，所述基底包括，衬底300以及位于所述衬底300上的多个鳍部；其中，所述鳍部包括位于所述第一区域I的衬底300上的第一鳍部320、以及位于所述第二区域II的衬底300上的第二鳍部321。所述基底还包括隔离结构310，所述隔离结构310覆盖所述第一鳍部320以及所述第二鳍部321部分侧壁表面，且所述隔离结构310顶部低于所述第一鳍部320以及第二鳍部321顶部。
本实施例中，所述半导体器件还包括：位于第一栅极393、第二栅极394以及基底上的层间介质层380；所述第一栅极393为位于所述层间介质层380的第一金属栅极；所述第二栅极394为位于所述层间介质层中的第二金属栅极。
所述第一栅极393的材料为金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，所述第一栅极393底部具有根部结构(footing profile)。即所述第一栅极393的根部结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底方向上所述第三台阶部的尺寸大于第四台阶部的尺寸。所述第一栅极393根部结构的尺寸范围为：1～5nm。由于第一区域I形成的核心器件的工作电流较低，即使第一栅极393具有根部结构，第一栅极393也不容易被击穿发生漏电现象。
在其他实施例中，第一栅极393还可以是底切结构或者垂直结构，这样可以进一步改善栅极漏电现象。
若第一栅极393底部为底切结构时，所述第一栅极393的底切结构具有台阶型侧壁，包括位于基底上的第三台阶部和位于第三台阶部上的第四台阶部，沿平行于基底的方向上，所述第三台阶部的尺寸小于第四台阶部的尺寸。
若第一栅极393底部为垂直结构时，所述第一栅极393宽度等于顶部宽度。
本实施例中，所述第二栅极394的底切结构具有台阶型侧壁，包括位于基底上的第一台阶部和位于第一台阶部上的第二台阶部，沿平行于基底的方向上所述第一台阶部的尺寸小于第二台阶部的尺寸。所述第二栅极394具有底切结构。所述第二栅极394底部底切结构的尺寸范围为：2～20nm。
沿平行于基底的方向上，所述第二栅极394底切结构的尺寸既不能过大也不能过小。即所述底切结构的尺寸范围为2至20nm。若所述底切结构的尺寸大于20nm，则容易导致源漏掺杂区到沟道的延伸不够，器件的性能下降；若所述底切结构的尺寸小于2nm会导致栅极到外延层发生漏电。所述底切结构适用于增大第二源漏掺杂区372与第二栅极394底部之间的距离。因此，即使输入输出器件的工作电流较大也可以抑制发生栅极漏电现象，从而提高半导体器件的可靠性。
所述第一源漏掺杂区371内掺杂有P型离子或N型离子。
所述第二源漏掺杂区372内掺杂有P型离子或N型离子。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。