一种制造阵列基板的方法与流程

本发明涉及一种液晶显示技术，特别涉及一种制造阵列基板的方法。

背景技术：

薄膜晶体管液晶显示装置是常用的显示装置，其包括液晶面板。液晶面板包括像素电极、与像素电极分开的公共电极以及开关像素电极的薄膜晶体管。薄膜晶体管控制像素电极是否得电。像素电极与公共电极之间的电压差使得像素电极与公共电极之间形成驱动电场。驱动电场用于改变液晶面板中液晶分子的排列，进而改变液晶的透光特性，使液晶具有光阀的功能。

像素电极和薄膜晶体管均设置在阵列基板上。阵列基板作为显示面板驱动的核心元件，广泛使用于TFT-LCD，OLED等显示技术。GOA(Gate On Array)是广泛应用于窄边框显示装置的显示技术，即一种将栅极驱动电路集成到阵列基板上的技术。然而，将栅极驱动电路集成到阵列基板上会增加连接薄膜晶体管与栅极驱动电路的栅极线的长度，在制造阵列基板的过程中栅极线过长容易积蓄静电而击穿薄膜晶体管，进而在屏幕上形成点缺陷，使产品良率大幅降低。

技术实现要素：

针对上述技术问题，本发明提出了一种制造阵列基板的方法，包括以下步骤：

在透明基板的显示区制作薄膜晶体管，在显示区外制作栅极控制电路，

沉积覆盖薄膜晶体管的下绝缘层，对下绝缘层进行图案化处理以使得下绝缘层不覆盖薄膜晶体管的栅极，

沉积第一金属层，对第一金属层进行图案化处理形成顶端连接薄膜晶体管的栅极的第一栅极线以及顶端连接栅极控制电路的第二栅极线，

在第一栅极线和第二栅极线上沉积上绝缘层，对上绝缘层进行图案化处理以形成分别连通第一栅极线和第二栅极线的第一通孔和第二通孔，

在上绝缘层上沉积第二金属层，对第二金属层进行图案化处理以形成第三栅极线，第三栅极线的两端分别设置有容纳于所述第一通孔且连接第一栅极线的第一引脚和容纳于所述第二通孔且连接第二栅极线的第二引脚。

在一个具体的实施例中，第一栅极线、第二栅极线和第三栅极线的延伸方向平行。

在一个具体的实施例中，所述第一栅极线的末端和所述第二栅极线的末端相互靠近，第一引脚和第二引脚分别连接第一栅极线的末端和第二栅极线的末端。

在一个具体的实施例中，第一栅极线的末端伸出显示区。

在一个具体的实施例中，在对第二金属层进行图案化处理后，在第二金属层上沉积平坦层。

在一个具体的实施例中，在透明基板的显示区制作薄膜晶体管前先在透明基板上沉积缓冲层，薄膜晶体管沉积在缓冲层上。

在一个具体的实施例中，所述第一栅极线、第二栅极线和第三栅极线的材料采用铜。

在制造阵列基板的过程中，将栅极线分成第一栅极线、第二栅极线与第三栅极线三段，在未形成第三栅极线前，第一栅极线和第二栅极线不导通。这样，第一栅极线和第二栅极线分别沉积的静电均非常少，第一栅极线上的静电不会击穿薄膜晶体管。另外，在制造栅极控制电路时，栅极控制电路上的静电不会被导入到薄膜晶体管内而击穿薄膜晶体管。在形成第三栅极线前都能防止大量静电进入薄膜晶体管，避免了薄膜晶体管被击穿，这样就提升了阵列基板的良品率。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：

图1为本发明的一个实施例中的阵列基板的俯视示意图；

图2为本发明的一个实施例中的阵列基板的局部剖视示意图；

图3为本发明的一个实施例中制作阵列基板的流程图。

在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。

具体实施方式

下面将结合附图对本发明作进一步说明。

如图1所示，阵列基板1包括透明基板2、均设置在透明基板2上的第一栅极线11、第二栅极线10、第三栅极线16、栅极控制电路20以及多个薄膜晶体管(未示出)。透明基板2的板面上包括显示区21，多个薄膜晶体管设置在显示区21内形成矩阵状的薄膜晶体管阵列。第一栅极线11的顶端连接位于同一行的多个薄膜晶体管的栅极。栅极控制电路20设置在显示区21外，第二栅极线10的顶端连接栅极控制电路20。第三栅极线16的两端分别连接第一栅极线11和第二栅极线10的末端。

制造上述阵列基板1的方法包括以下步骤：

步骤S10：如图2所示，在透明基板2上设置一层缓冲层2，缓冲层2覆盖透明基板2。缓冲层2可以采用硅的氮化物(SiNx)或硅的氧化物(SiOx)。缓冲层2的表面平坦。透明基板2优选为玻璃板。缓冲层2用于隔离透明基板2上游离的离子，防止在离子污染薄膜晶体管器件。

步骤S20：在透明基板2的显示区21制作薄膜晶体管，在显示区21外制作栅极控制电路20。步骤S20包括步骤S21～S25。

步骤S21：在缓冲层2上形成一层非晶硅层(未示出)。可以采用溅镀工艺或低压化学气相沉积工艺将无定型硅(α-Si)堆积在缓冲层2上形成非晶硅薄膜。

步骤S22：对非晶硅层进行结晶化处理形成多晶硅层。采用激光退火工艺、金属诱导结晶工艺、固相结晶工艺等方法对非晶硅层进行结晶化处理，使得非晶硅层转化成多晶硅层。

步骤S23：对多晶硅层进行图案化处理以形成多个多晶硅块。对多晶硅层进行图案化处理可采用光刻工艺。

步骤S24：对多晶硅块进行离子掺杂以形成薄膜晶体管(未示出)。对多晶硅块进行P型和N型掺杂以在多晶硅块上形成沟道区，P型掺杂区和N型掺杂区，这样多晶硅块形成薄膜晶体管器件。

步骤S25：在显示区21外制作出栅极控制电路20。

步骤S30：沉积覆盖在薄膜晶体管上的下绝缘层4。下绝缘层4的材料可以采用硅的氮化物(SiNx)或硅的氧化物(SiOx)。对下绝缘层4进行图案化处理，使得薄膜晶体管的栅极(沟道区)和栅极控制电路20的输出端不被下绝缘层4覆盖。对下绝缘层4进行图案化处理可采用光刻工艺。

步骤S40：在下绝缘层4上沉积第一金属层5。对第一金属层5进行图案化处理，可以是采用光刻工艺，第一金属层5形成第一栅极线11和第二栅极线10。第一栅极线11的顶端连接薄膜晶体管的栅极，第二栅极线10连接控制电路的输出端。第一金属层5的材料可以是铜。

步骤S50：在第一金属层5上沉积上绝缘层6。上绝缘层6覆盖在第一栅极线11和第二栅极线10上。上绝缘层6的材料可以采用硅的氮化物(SiN_X)或硅的氧化物(SiOx)。对上绝缘层6进行图案化处理，可以是采用光刻工艺，在上绝缘成上形成第一通孔12和第二通孔13。第一通孔12和第二通孔13分别连通到第一栅极线11和第二栅极线10上。

步骤S60：在上绝缘层6上沉积第二金属层7。第二金属层7覆盖上绝缘层6。第二金属层7还填充满第一通孔12和第二通孔13。第二金属层7在第一通孔12和第二通孔13内的部分分别为第一引脚14和第二引脚15。第一引脚14和第二引脚15的顶端分别连接第一栅极线11和第二栅极线10。对第二金属层7进行图案化处理，可以是采用光刻技术，以形成两端分别设置有第一引脚14和第二引脚15的第三栅极线16。

步骤S70：在第二金属层7上设置平坦层8。平坦层8覆盖第三栅极线16。平坦层8通常采用透明光阻材料制作。平坦层8的表面平坦。

步骤S80：在平坦层8上设置一层绝缘层9。绝缘层可以采用硅的氮化物(SiNx)或硅的氧化物(SiOx)。

在本实施例中，缓冲层2可以避免透明基板2上的杂质扩散到薄膜晶体管中，另外，缓冲层2与多晶硅之间的接触应力小。下绝缘层4具有高击穿电压，作为栅极绝缘层。第一栅极线11、第二栅极线10和第三栅极线16将薄膜晶体管的栅极和栅极控制电路20导通，栅极控制电路20通过第一栅极线11、第二栅极线10和第三栅极线16向薄膜晶体管提供栅极电压。平坦层8用于对阵列基板1的表面平坦化，另外还能减小电容。

在制造阵列基板1的过程中，将栅极线分成第一栅极线11、第二栅极线10与第三栅极线16三段，在未形成第三栅极线16前，第一栅极线11和第二栅极线10不导通。这样，第一栅极线11和第二栅极线10分别沉积的静电均非常少，第一栅极线11上的静电不会击穿薄膜晶体管。另外，在制造栅极控制电路20时，栅极控制电路20上的静电不会被导入到薄膜晶体管内而击穿薄膜晶体管。在形成第三栅极线16前都能防止大量静电进入薄膜晶体管，避免了薄膜晶体管被击穿，这样就提升了阵列基板1的良品率。

优选地，第一栅极线11、第二栅极线10和第三栅极线16的延伸方向平行。这样，第一栅极线11、第二栅极线10和第三栅极线16的总长度可以尽可能的短，栅极线的电阻抵，栅极线上累积的电荷少。

优选地，第一栅极线11的末端和第二栅极线10的末端相互靠近，第一引脚14和第二引脚15分别连接第一栅极线11的末端和第二栅极线10的末端。这样，第三栅极线16可以设置得尽可能短，第三栅极线16尽可能少的干扰位于第三栅极线16同一层的其他结构的设置。

优选地，第一栅极线11的末端伸出显示区21。这样，第三栅极线16位于显示区21外，第三栅极线16不会干扰到阵列基板1在显示区21内各个元件的设置，显示区21内的各层结构可以按现有技术中的各层结构来排布，减少设计量。