本发明涉及一种半导体装置，特别是涉及一种随机动态处理存储器元件。
背景技术：
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,dram)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的dram单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的dram单元。
一般来说，具备凹入式栅极结构的dram单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的dram单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
技术实现要素：
本发明的一目的在于提供一种半导体装置，其是在位线的一侧设置有多个具等电位的虚置位线，各虚置位线至少一端相互连接以避免影响该半导体装置的存储器区(cellregion)的制作工艺裕度(processwindow)。
为达上述目的，本发明的一实施例提供一种半导体装置，其包含一基底、多个主动区、多个位线与多个虚置位线。该基底包含有一存储器区与一周边区。该些主动区是定义在该基底上，而该些位线则是彼此平行且分隔地设置在该基底上，并位于该存储器区内且横跨该些主动区。该些虚置位线设置在该些位线的一侧，该些虚置位线彼此连接且其间具有不同的间距。
本发明的半导体元件是在位线的一侧进一步设置有多个虚置位线，该些虚置位线至少是部分位于该基底的周边区域内，并且，可具有不同的间距与宽度。该些虚置位线因相对于该位线具有较大的宽度与间距，因而在进行该位线的光刻蚀刻制作工艺时，其不会受到该些虚置位线的影响。此外，各该虚置位线的至少一端是彼此连接或交替连接，使该些虚置位线例如是呈现一封闭的矩形状、连续的回路状等，由此，各虚置位线可通过单一各形成于其上的插塞而向外连接至一主动元件，而可具有一等电位。同时，该些虚置位线的各种样态可使该半导体装置的空间配置可较为宽裕，而避免该些虚置位线的制作工艺影响该半导体装置中其他元件的制作工艺裕度。
附图说明
图1为本发明第一较佳实施例中半导体装置的示意图；
图2为本发明第二较佳实施例中半导体装置的示意图；
图3为本发明第三较佳实施例中半导体装置的示意图；
图4为本发明第四较佳实施例中半导体装置的示意图。
主要元件符号说明
100基底
101主动区
102存储器区
103浅沟槽隔离
104周边区
110字符线
200位线
220、220a虚置位线
221、221a、221b、221c、221d连接部
300、310插塞
d1第三方向
d2第二方向
l1、l2长度
w、w1、w2、w3宽度
p、p1、p2间距
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1，所绘示者为本发明第一较佳实施例中半导体装置的示意图。本实施例的半导体装置例如是一存储器单元(memorycell)，如随机动态处理存储器(dynamicrandomaccessmemory,dram)元件，该存储器元件包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为dram阵列中的最小组成单元并接收来自于位线(bitline,bl)200及字符线(wordline,wl)110的电压信号。
在本实施例中，该存储器元件包含一基底100，例如是一硅基底、含硅基底(如sic、sige)或硅覆绝缘(silicon-on-insulator,soi)基底等，且基底100上定义有一存储器区(cellregion)102及一周边区(peripheryregion)104。基底100内还形成有至少一浅沟槽隔离shallowtrenchisolation,sti)103，而可在基底100上定义出彼此平行且沿着一第一方向(未绘示)延伸的多个主动区(activearea,aa)101，如图1所示。其中，主动区101是同时形成在基底100的存储器区102及周边区104内，但不以此为限。在另一实施例中，也可使该些主动区(未绘示)仅形成在基底100的存储器区102内，而不形成在周边区104。此外，基底100内还进一步形成有多个埋藏式栅极(未绘示)，相互平行地沿着不同于该第一方向的一第二方向d2延伸，该些埋藏式栅极其实是横跨主动区101的下方，而作为该存储器元件的埋藏式字符线(buriedwordline,bwl)110。
另一方面，基底100上设置有多个位线200，其是相互平行地朝向不同于该第一方向及第二方向d2的一第三方向d1延伸，而可同时横跨基底100上的各主动区101与基底100内的埋藏式字符线110。其中，第三方向d1较佳是与第二方向d2垂直，如图1所示。在一实施例中，各位线200较佳是皆设置在基底100的存储器区102内，并包含一半导体层(未绘示)、一阻障层(未绘示)与一金属层(未绘示)，其中，部分位线200下方还形成有一位线接触插塞(bitlinecontact,blc,未绘示)，其较佳是介于基底100内的两埋藏式字符线110之间，以电连接至该晶体管元件的一源极/漏极区(未绘示)。
具体来说，各位线200是彼此分隔设置而具有一直线状(stripeshape)，且各位线200之间较佳是具有相同的间距(pitch)p与宽度w，但不以此为限。而各位线200上方的一绝缘层(未绘示)内则设置有电连接各位线200的插塞300，由此，将位线200电连接至一外部电路。需注意的是，在一实施例中，插塞300是左右交替地设置在相邻的位线200上。举例来说，插塞300例如是设置在一位线200的一侧，例如是左侧，而电连接其两侧位线200的插塞300则是设置在两位线200的相对侧，例如是右侧，如图1所示。然而，在其他实施例中，各插塞(未绘示)也可设置在其他合适的位置来电连接各位线200。
在本实施例中，位线200的一侧进一步设置有多个虚置位线(dummybitline)220，且至少一部分的虚置位线220是位于基底100的周边区104。其中，虚置位线220可具有与位线200间距p相同的一间距p1或是大于位线200间距p的一间距p2，且各虚置位线220之间的间距可相同，或是如图1所示而具有不同的间距p1、p2。举例来说，靠近位线200的虚置位线220较佳具有较小的一间距，例如是与位线200间距p相同的间距p1，而越远离位线200的虚置位线220则可具有较大的间距，例如是大于位线200间距p的间距p2，如图1所示。另一方面，虚置位线220可具有与位线200宽度w相同的一宽度w1或是大于位线200宽度w的一间距w2，且各虚置位线220也可选择具有相同或不同的宽度w1、w2。举例来说，靠近位线200的虚置位线220较佳具有较小的宽度，例如是与位线200宽度w相同的宽度w1，而越远离位线200的虚置位线220则可具有较大的宽度，例如是大于位线200宽度w的宽度w2，如图1所示。
需注意的是，虚置位线220的两端分别向外延伸有一连接部221，连接部221是朝向第二方向d2延伸，而可连接各虚置位线220的两端。换言之，本实施例的虚置位线220是通过连接部221而整体呈现出封闭的矩形(closedframe)状，如图1所示。因此，当一插塞310设置于其中一虚置位线220上，则可使所有虚置位线220具有等电位。其中，插塞310可与电连接位线200的插塞300通过同一制作工艺而形成，但不以此为限。此外，另需注意的是，连接部221在第三方向d1上具有一宽度w3，其较佳是大于各位线200的宽度w，并且，连接部221在第二方向d2上是突出于位线200的两端，如图1所示。由此，当利用光刻蚀刻制作工艺来形成位线200与虚置位线220时，位线200的制作工艺可避免受到虚置位线220的影响，特别是避免受到其连接部221的影响。
由此，即构成本发明第一较佳实施例的半导体装置。依据本实施例，其是在位线200的一侧额外设置多个虚置位线220。虚置位线220虽然同样是相互平行地朝向第三方向d1延伸，但各虚置位线220之间可具有不同的间距p1、p2及/或宽度w1、w2。其中，最远离位线200的虚置位线220可具有最大的间距p2与宽度w2。此外，各虚置位线220例如是通过向外延伸的连接部221而连接各虚置位线220的两端，因此，在后续制作工艺中，仅需将一插塞310设置在其中一虚置位线220上，则可使所有虚置位线220一并电连接至一主动元件(未绘示)而具有等电位。
然而，本领域者应可轻易了解，本发明的半导体装置也可能包含其他特征，而不限于前述的样态。因此，下文将进一步针对本发明半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图2所示，其为本发明第二较佳实施例中半导体装置法的示意图。本实施例的半导体装置的特征大体上与前述第一较佳实施例相同，在此不在赘述。本实施例的半导体装置与前述第一较佳实施例主要差异在于，各虚置位线220仅一端相互连接。
具体来说，如图2所示，本实施例的连接部221a可选择仅设置在各虚置位线220的一端，例如是右端，而使各虚置位线220的另一端，例如是左端，在第二方向d2可与各位线200切齐，如图2所示。然而，在另一实施例中，也可选择形成仅位于各虚置位线220左端的一连接部(未绘示)，而使各虚置位线220的右端可切齐各位线200齐平。
由此，即构成本发明第二较佳实施例的半导体装置。依据本实施例，各虚置位线220是利用仅设置在一端的连接部221a来连接彼此，由此，各虚置位线220同样可利用后续形成的插塞310而一并电连接至该主动元件，而具有等电位。此外，本实施例的半导体装置因省略了各虚置位线220一侧的连接部，因此，该半导体装置的空间配置可较为宽裕，而可避免各虚置位线220的制作工艺影响该半导体装置中其他元件的制作工艺裕度(processwindow)，特别是关于存储器区102的制作工艺裕度。
请参照图3所示，其为本发明第三较佳实施例中半导体装置法的示意图。本实施例的半导体装置的特征大体上与前述第一较佳实施例相同，在此不在赘述。本实施例的半导体装置与前述第一较佳实施例主要差异在于，本实施例的虚置位线220a是具有连续的回路状(serpentshape)。
具体来说，如图3所示，本实施例的虚置位线220a虽同样具有朝向第三方向d1延伸且相互平行的部分，但该些部分是通过交替地设置在两侧的连接部221b来连接，而使虚置位线220a整体可呈现蜿蜒状。在此情况下，最靠近位线200的虚置位线220a的一侧则可在第二方向d2上是与位线200齐平。
由此，即构成本发明第三较佳实施例的半导体装置。依据本实施例，本实施例是直接形成连续回路状的虚置位线220a，由此，各虚置位线220a仍可利用后续形成的插塞310而一并电连接至该主动元件，而具有等电位。此外，本实施例的连接部221b因是交替地设置在虚置位线220a的两侧，因此，该半导体装置的空间配置可较为宽裕，而可避免各虚置位线220a的制作工艺影响该半导体装置中其他元件的制作工艺裕度，特别是关于存储器区102的制作工艺裕度。
请参照图4所示，其为本发明第四较佳实施例中半导体装置法的示意图。本实施例的半导体装置的特征大体上与前述第一较佳实施例相同，于此不在赘述。本实施例的半导体装置与前述第一较佳实施例主要差异在于，设置于虚置位线220两侧并分别连接各虚置位线220两端的连接部221d、221c各具有不同的长度l1、l2。
具体来说，如图4所示，本实施例的连接部221d、221c是分别设置在各虚置位线220的两相对端。其中，设置在各虚置位线220一端(例如是左端)的连接部221c仅连接数量较少的虚置位线220，而设置在各虚置位线220一端(例如是右端)的连接部221d则连接较多的虚置位线220，而使连接部221d具有较大的长度l1，连接部221c则具有相对较小的长度l2。换言之，本实施例是使设置在各虚置位线220左端的连接部221c选择性地不连接最靠近位线200的至少一虚置位线220，但不以此为限。由此，未连接至连接部221c的虚置位线220的一端(例如是左端)在第二方向d2上可与各位线200齐平，如图4所示。而在另一实施例中，也可选择使设置在各虚置位线220右端的一连接部(未绘示)不连接最靠近位线200的至少一虚置位线220。
由此，即构成本发明第四较佳实施例的半导体装置。依据本实施例，设置在虚置位线220一端的连接部221c是选择性不连接较靠近位线200的至少一虚置位线，由此，各虚置位线220仍可利用后续形成的插塞310而一并电连接至该主动元件，而具有等电位。此外，本实施例的半导体装置因设置有长度l2较短的连接部221c，因此，该半导体装置的空间配置，特别是存储器区102的空间配置可较为宽裕，而可避免各虚置位线220的制作工艺影响该半导体装置中其他元件的制作工艺裕度。
整体来说，本发明的随机动态处理存储器是在位线的一侧进一步设置有多个虚置位线，该些虚置位线至少是部分位于该基底的周边区域内，并且，可具有不同的间距与宽度。举例来说，该些虚置位线中，较靠近该些位线的虚置位线可具有较小的间距及/或宽度，例如是等于该些位线的间距及/或宽度，而较远离该些位线的虚置位线则可具有较大的间距及/或宽度，例如是大于该些位线的间距及/或宽度。因此，在进行该位线的光刻蚀刻制作工艺时，具有较小间距及/或宽度的该些位线的制作工艺并不会受到具有较大间距及/或宽度的该些虚置位线的制作工艺影响。此外，各该虚置位线的至少一端是通过连接部而彼此连接或交替连接，使该些虚置位线例如是呈现一封闭的矩形状、连续的回路状、一端或两端连接等，由此，各虚置位线可通过单一各形成于其上的插塞而向外连接至一主动元件，而可具有一等电位。同时，该些虚置位线的各种样态可使该半导体装置的空间配置可较为宽裕，而避免该些虚置位线的制作工艺影响该半导体装置中其他元件的制作工艺裕度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。