半导体器件的制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体器件的制造方法。

背景技术：

层间介质中，硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)的作用通常有两个：一.利用BPSG与PSG的流动性，通过回流焊(reflow)作为前层工艺(如poly-silicon gap)的间隙填充。二.利用硼离子或磷离子对杂质的吸附性，防止后段工艺中的可动离子(如Na+，K+)或者高能粒子对前段器件的影响。

随着深亚微米工艺的持续微缩(scaling down)，因为前段器件的间隙中常具有较高的深宽比，BPSG/PSG的间隙填充能力变得不足，在0.13微米以下工艺或者具有特殊嵌入式结构(如嵌入式闪存，一次性可编程存储器或电容等)的工艺中，常用高密度等离子体化学气相淀积(HDP CVD)的电介质作为间隙填充。然而，在嵌入式闪存(embedded flash)或一次性可编程存储器(OTP)等工艺平台中，嵌入式结构具有较大高度差，层间介质在进行化学机械抛光(CMP)减薄时，在高度差较大的结构处BPSG/PSG薄膜可能会露出，并由于BPSG/PSG的研磨速率远大于氧化硅，会形成一个大的凹陷，从而导致形成的器件存在缺陷。

技术实现要素：

为解决上述技术问题，本发明提供了一种半导体器件的制造方法，解决了层间介质凹陷的问题。

本发明的半导体器件的制造方法包括步骤：

S21，提供一半导体基底，其上具有凸起的半导体结构；

S22，在半导体基底上形成覆盖所述半导体结构的接触孔阻挡层；

S23，在所述接触孔阻挡层上形成第一层间介质；

S24，平坦化所述第一层间介质；

S25，在所述第一层间介质上淀积第二层间介质，其成分为硼磷硅玻璃或磷硅玻璃；

S26，在所述第二层间介质上淀积第三层间介质。

可选的，所述第一层间介质是利用高密度等离子体化学气相淀积。

可选的，平坦化所述第一层间介质是利用化学机械抛光。

可选的，在形成第二层间介质后还包括并进行回流所述硼磷硅玻璃或磷硅玻璃。

可选的，淀积第三层间介质是以化学气相淀积的方法淀积的SiH4或TEOS形成的氧化硅薄膜。

可选的，所述第三层间介质的淀积厚度随前层量测厚度动态调整。

可选的，所述半导体器件为闪存器件或者一次可编程只读存储器件。

本发明与现有技术相比，优点在于：

本发明通过调整形成层间介质的步骤，先形成接触孔阻挡层，然后在其上形成第一层间介质，然后平坦化第一层间介质，之后再形成硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)材料的第二层间介质，然后在第二层间介质上形成第三层间介质，从而形成介质层表面平坦，并且没有凹陷。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

图1为半导体器件的制造方法流程图；

图2～图7为本发明的半导体器件的制造方法示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

层间介质中，硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)的作用通常有两个：一.利用BPSG与PSG的流动性，通过回流焊(reflow)作为前层工艺(如poly gap)的间隙填充。二.利用Boron或Phosphorus对杂质的吸附性，防止后段工艺中的可动离子(如Na+，K+)或者高能粒子对前段器件的影响。

随着深亚微米工艺的持续微缩(scaling down)，BPSG/PSG的间隙填充能力变得不足，在0.13微米以下工艺或者具有特殊嵌入式结构(如embed flash，OTP etc.)的工艺中，常用高密度等离子体化学气相淀积(HDP CVD)的电介质作为间隙填充。然而，在闪存或一次可编程只读存储器等工艺平台中，嵌入式结构具有较大高度差，层间介质在进行化学机械抛光(CMP)减薄时，在高度差较大的结构处BPSG/PSG薄膜可能会露出，并由于BPSG/PSG的研磨速率远大于氧化硅，会形成一个大的凹陷，从而导致许多工艺问题例如后续形成的接触孔和金属层的缺陷等。

本发明提供了一种无凹陷(dishing free)的层间介质(ILD)制造工艺。

下面结合附图对本发明的半导体器件的制造方法进行详细说明。

参考图1，本发明的半导体器件的制造方法包括步骤：

本发明的半导体器件的制造方法包括步骤：

S21，提供一半导体基底，其上具有凸起的半导体结构；

S22，在半导体基底上形成覆盖所述半导体结构的接触孔阻挡层；

S23，在所述接触孔阻挡层上形成第一层间介质；

S24，平坦化所述第一层间介质；

S25，在所述第一层间介质上淀积第二层间介质，其成分为硼磷硅玻璃或磷硅玻璃；

S26，在所述第二层间介质上淀积第三层间介质。

可选的，所述第一层间介质是利用高密度等离子体化学气相淀积。

可选的，平坦化所述第一层间介质是利用化学机械抛光。

可选的，在形成第二层间介质后还包括并进行回流所述硼磷硅玻璃或磷硅玻璃。

可选的，淀积第三层间介质是以化学气相淀积的方法淀积的SiH4或TEOS形成的氧化硅薄膜。

可选的，所述第三层间介质的淀积厚度随前层量测厚度动态调整。

可选的，所述半导体器件为闪存器件或者一次可编程只读存储器件或者电容等。

参考图2，执行步骤S21，提供一半导体基底，所述半导体基底包括半导体衬底100，所述半导体衬底100的材料可以为单晶硅，多晶硅或者硅化合物，也可以为砷化镓或氮化镓等化合物，在本实施例中，优选的半导体衬底100为单晶硅。在半导体衬底100上具有半导体结构101，所述半导体结构101可以为采用本领域所熟知的半导体工艺方法形成。在本实施例中，所述半导体结构101可以为存储器单元。所述存储器单元凸出所述半导体基底表面。

在本实施例中，优选的所述半导体结构为存储器件，例如闪存器件或者闪存一次可编程只读存储器件。

参考图3，执行步骤S22，在所述半导体基底上形成覆盖半导体衬底100和半导体结构101的接触孔阻挡层102，具体的，可以利用化学气相淀积的方法形成。在半导体制造中接触孔工艺是非常重要的一环，接触孔工艺主要分三个步骤，首先在半导体衬底上形成接触孔开口，之后形成阻隔层，最后形成金属层。对于半导体器件而言，接触孔的接触电阻是一项重要的电气特性参数。众所周知，半导体器件要有良好的电气特性，接触孔的接触电阻要求小，而接触孔中的阻隔层对接触孔的接触电阻有很大的影响。在本实施例中，所述接触孔中的阻隔层工艺中采用Ti/TiN作为接触孔中的阻隔层，接触孔中的阻隔层分为两层，第一层Ti为粘合层，第二层TiN为阻挡层，Ti和TiN均使用物理气相沉积(PVD)的方式形成。其中，Ti与Si的黏附性好，而且Ti与Si反应生成TiSi2，接触电阻小，而阻挡层TiN能够防止Ti在后续的工艺过程中与其他材料发生反应。

参考图4，执行步骤S23在所述接触孔阻挡层102上形成第一层间介质103。在本实施例中，是采用高密度等离子体化学气相淀积(HDP-CVD)工艺形成二氧化硅，所述形成的二氧化硅层在所述半导体结构的位置具有凸起。HDP-CVD工艺是半导体集成电路制造中的常用工艺之一，具有在淀积的同时还能进行刻蚀的特点，因此，现有HDP-CVD工艺一般用于填充具有高的深宽比的间隙，如可以用HDP-CVD工艺形成的二氧化硅层来填充金属间介质层(PMD)、金属前介质层(IMD)、浅沟槽隔离(STI)的间隙。在本实施例中，是采用HDP-CVD工艺淀积形成衬垫二氧化硅层(Liner Oxide)，淀积时在低压条件下，通入工艺气体，并加入射频(RF)源并产生高密度等离子体后才开始进行生长；其中工艺气体的流量是用质量流量计(Mass Flow Controller，MFC)进行控制的，工艺气体包括硅源如硅烷、氧源如氧气、以及惰性气体如氩气；射频可以包括顶源射频、侧源射频以及偏压射频，其中顶源射频、侧源射频可以提供一个均匀的电磁场以使产生的高密度等离子体均匀分布，偏压射频能够使高密度等离子体的物质向硅片的表面输送并能在淀积时实现溅射。在2毫托～10毫托低压条件下，所产生的高密度等离子体的离子密度可以达到1011CM-3～1012CM-3。其中，所述高密度等离子体会使腔体(Chamber)和硅片(wafer)升温，HDP-CVD的腔体的初始温度设定的都比较低，设定为100℃～200℃；所述高密度等离子体的加热后，淀积时硅片的温度可以达到600℃以上，如640℃～720℃。从而通过HDP-CVD工艺实现良好的覆盖半导体结构以及填充沟槽的能力。

参考图5，执行步骤S24，平坦化所述第一层间介质103。在本实施例中，平坦化是采用化学机械抛光的方法，具体的，包括步骤：提供化学机械抛光垫，其包含：聚氨基甲酸酯抛光层；其中所述聚氨基甲酸酯抛光层经选择具有组合物、底表面和抛光表面；其中所述聚氨基甲酸酯抛光层组合物展现≥0.5mg(KOH)/g，例如0.5到25mg(KOH)/g；其中所述抛光表面被调适用于抛光衬底；提供研磨剂浆料，其中所述研磨剂浆料包含水和二氧化铈研磨剂；将所述衬底和所述化学机械抛光垫安装在所述抛光机中；在所述化学机械抛光垫与所述衬底之间的界面处形成动态接触；以及将所述研磨剂浆料分配到所述化学机械抛光垫的所述抛光层的所述抛光表面上位于或接近所述化学机械抛光垫与所述衬底之间的界面；直到所述半导体结构位置的凸起被磨平，使得半导体基底的表面呈一平面201。

参考图6，继续执行步骤S25，在所述第一层间介质103上淀积第二层间介质104，其成分为硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)。

在本实施例中，是利用高密度等离子体化学气相沉积的方法，淀积一层1000～2000埃米的PSG薄膜，淀积条件：气压为3～15毫托，功率为2000～3000瓦，反应气体为O2(氧气)、SiH4(硅烷)和PH3(磷烷)的混合气体，轰击气体为Ar(氩气)或He(氦气)，反应温度一般控制在400～600摄氏度。

在另一实施例中，也可以用亚大气压化学气相沉积方法，将TEOS、TEPO(磷酸三乙酯)、TEB(硼酸三乙酯)这三种反应液体气化后，用He气载入通入机台中进行反应，淀积一层厚度为1000～2000埃米的BPSG薄膜。淀积条件为：气压200～600托，反应温度控制在400～500摄氏度左右。另外也可以，采用PSG和BPSG的叠层结构。

在本实施例中，具体的，所述第二层间介质在半导体基底的平面201上形成。

优选的，在所述第二层间介质形成后还包括进行回流(reflow)来增强填充效果。

参考图7，继续执行步骤S26，在所述第二层间介质104上淀积第三层间介质105，在本实施例中，优选的淀积第三层间介质105是以PECVD方法淀积的SiH4或TEOS形成的氧化硅薄膜。

可选的，所述淀积第三层间介质105的淀积厚度可以随前层量测厚度动态调整，以取得稳定的ILD厚度后值，例如在形成第一层间介质103后对其厚度进行测量，以及形成第二层间介质104后对其进行测量，根据第一层间介质的厚度以及第二层间介质的厚度调整第三层间介质的厚度，保持第一层间介质、第二层间介质和第三层间介质的总厚度之和保持不变。

具体的，对本发明中所述射频功率(RF)选用300～400W、SiH4气体流量(SiH 4)选用60～70sccm，反应腔体内基板到气体喷淋头之间的距离(Spacing)为280mil固定值，反应腔体内压力(Pressure)为3.8Torr固定值，沉积温度为400℃。

本发明所述技术方案中的反应气体可选用SiH4，即该方案适用于SiH4based二氧化硅薄膜的沉积；反应气体也可以选用经汽化的TEOS(四乙基氧化硅)，即该方案也适用于TEOS based二氧化硅薄膜的沉积。

在本实施例中，优选的，后续还包括步骤：利用形成有第一层间介质，第二层间介质和第三层间介质的半导体基底形成半导体存储器件。具体的可以采用本领域技术人员所熟悉的半导体制造工艺，不再赘述。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。