本发明涉及一种半导体存储装置的制作方法，尤其是涉及一种具有位线接触开口的半导体存储装置的制作方法。
背景技术：
随着科技进步，集成电路制作工艺技术也随的不断精进，因此各种电子电路可集成/成形于单一芯片上。制造芯片的半导体制作工艺包括许多步骤，例如形成薄膜的沉积制作工艺、形成图案化光致抗蚀剂的光致抗蚀剂涂布、曝光与显影制作工艺以及对薄膜进行图案化的蚀刻制作工艺等。因应产品需求，芯片上的电路与元件的尺寸持续地缩小化，对于上述各制作工艺的制作工艺容许范围(processwindow)的要求也越趋严格。因此，如何在产品规格以及设计要求的限制下设法增加制作工艺容许范围以达到提升生产良率的效果一直是相关业界持续努力的目标。
技术实现要素：
本发明提供了一种半导体存储装置的制作方法，以制作品质良好的位线接触。
根据本发明其中一个实施例，提供了一种半导体存储装置的制作方法，包括下列步骤。首先，提供一基底，其中一浅沟槽隔离形成于该基底而定义出多个主动区。接着，进行一第一蚀刻工艺，以形成一位线接触开口，其中该位线接触开口是对应该多个主动区中的其中一个，该位线接触开口暴露该个主动区以及该个主动区周围的该浅沟槽隔离；进行一第二蚀刻工艺，移除该位线接触开口中部分的该浅沟槽隔离，使该位线接触开口中该主动区的一顶面高于该浅沟槽隔离的一顶面。最后于该半导体基底上形成一位线结构，其中该位线结构是部分设置于该位线接触开口中。
根据本发明另一实施例，本发明是提供一种半导体存储结构，包含一半导体基底、一浅沟槽隔离、一位线接触开口、一位线结构以及一间隙壁。半导体基底包括一第一主动区以及多个第二主动区。浅沟槽隔离设置于半导体基底中，其中浅沟槽隔离设置于第一主动区以及等第二主动区之间。位线接触开口设置于第一主动区以及浅沟槽隔离中。位线结构，部分设置于位线接触开口中且与第一主动区接触。间隙壁设置在位线接触开口中，且间隙壁具有一侧壁直接接触第二主动区。
本发明位线接触的制作方法是以第一蚀刻制作工艺、第二蚀刻制作工艺与第三蚀刻制作工艺分别进行，其中第一蚀刻制作工艺用以形成开口，第二蚀刻制作工艺可确保主动区的品质，第三蚀刻制作工艺则能加强位线接触的结构稳定，故能形成品质良好的位线接触。
附图说明
图1至图8为本发明第一实施例的半导体存储装置的制作方法示意图；
图9为采用图6的实施例时最终形成的位线接触结构的示意图；
图10至图13为本发明第一实施例的半导体存储装置的制作方法示意图。
符号说明
300基底319硅残渣
302浅沟槽隔离318第二蚀刻步骤
304主动区320接触插栓层
304a第一主动区321间隙壁
304b第二主动区322低电阻层
308图案化掩模层324盖层
310开口326掩模层
312掩模层328第三蚀刻步骤
314开口330位线接触
316第一蚀刻步骤
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参阅图1至图8。图1至图8所绘示为本发明第一实施例的半导体存储装置的制作方法示意图，其中图1为上视示意图，图2至图7为剖视示意图，且图2为沿图1中的剖线a-a’所绘示的剖视示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1与图2所示，提供一基底300，其用来在其上形成所需的元件或电路，优选具有含硅材质，例如是硅、单晶硅(singlecrystalsilicon)、单晶硅锗(singlecrystalsilicongermanium)、非晶硅(amorphoussilicon)或是上述的组合。在另一实施例中，基底300也可以包含其他半导体材质，例如是锗或iii/v族的复合半导体材料，如锗砷等。在另一实施例中，基底300也可以包含其他介电材料，例如是硅覆绝缘基底(silicononinsulator,soi)。在基底300的一存储胞区(cellregion)中，形成一浅沟槽隔离302中而定义出多个主动区304。浅沟槽隔离302可利用蚀刻方式于半导体基底300中形成多个沟槽(图未示)，再于沟槽中填入绝缘材料例如氧化硅(sio2)或氮氧化硅(sin)等而形成，但并不以此为限。在一些实施例中，亦可视需要使用其他适合的方式形成浅沟槽隔离302。此外，半导体基底300中可形成多条字符线(wordline)306，而本实施例的字符线306可为埋入式字符线(buriedwordline)，但并不以此为限。在一些实施例中，各字符线306可沿一第一方向d1延伸，而各主动区304可沿不同于第一方向d1的一第二方向d2延伸。此外，第二方向d2可未与第一方向d1正交，而各主动区304可沿此斜向方向延伸，藉此增加存储单元的排列密度，但并不以此为限。
在浅沟槽隔离302与字符线306形成之后，可于半导体基底300以及浅沟槽隔离302上形成一图案化掩模层308。图案化掩模层308可包括多个开口310以分别对应部分的主动区304，用来定义后续形成各位线接触的位置，且开口310的侧壁会设置在主动区304周围的浅沟槽隔离302上，优选会位于浅沟槽隔离302的中央。在一实施例中，在图案化掩模层308形成之前，可先形成一掩模层312基底300以及浅沟槽隔离302。在一实施例中，掩模层312可包括绝缘材料例如氮化硅，而图案化掩模层308可包括光致抗蚀剂，但并不以此为限。
如图3所示，在以图案化掩模层308为掩模，进行一第一蚀刻制作工艺316，以在基底300中形成一开口314，开口314优选具有一倾斜侧壁对应于浅沟槽隔离302，而开口314底面则由浅沟槽隔离302以及位于中间的主动区304所组成。在本发明优选实施例中，第一蚀刻制作工艺316是一干蚀刻制作工艺，所使用的蚀刻气体例如是四氟化碳(cf4)、三氟甲烷(chf3)、氯气(cl2)、六氟化硫(sf6)、八氟环丁烷(c4f8)或六氟丁二烯(c4f6)，但不以此为限。在进行完第一蚀刻制作工艺316后，暴露的主动区304的表面(包括顶面以及侧壁)上可能会有些许硅残渣(siresidue)319。暴露的主动区304一高度h1。接着移除图案化掩模层308。
如图4所示，接着进行一第二蚀刻工艺318，完全去除主动区302表面的硅残渣319。在一实施例中，第二蚀刻工艺318可使用蒸汽(vapor)型态的蚀刻气体，例如氢氟酸(hf)，且并不搭配等离子体。在另一实施例中，第二蚀刻工艺318可使用等离子体型态的蚀刻气体，例如氨气(nh3)或三氟化氮(nf3)，且优选不使用离子轰击(ionbombardfree)。而在另一实施例中，亦可使用湿蚀刻，例如使用稀释氢氟酸(dhf)。在进行完第二蚀刻工艺318，优选也移除主动区304周遭的浅沟槽隔离302，故位于开口314中的主动区304的顶面与些许侧壁会暴露出来，使主动区304的顶面略高于浅沟槽隔离302的顶面，以增加后续形成位线接触的稳定度。在本实施例中，暴露的主动区304具有一高度h2(即主动区302的顶面与两旁浅沟槽隔离302的顶面的距离)，且h2大于h1。而于本发明另一实施例中，请如图5所示，还可进一步蚀刻浅沟槽隔离302，使开口314的侧壁位于掩模层312下方。并且，稍微蚀刻主动区304的底面部分，使暴露的主动区304的高度h3大于h2。而于本发明又一实施例中，在形成如图5的结构之后，还可进一步形成一间隙壁321，设置在掩模层312下方、浅沟槽隔离302的上方，且位于两侧主动区304的侧壁上，且间隙壁321具有一侧壁与开口314的侧壁切齐，如图6所示。在一实施例中，间隙壁321的材料包含氧化硅、氮化硅或其组合。在一实施例中，可先在基底300上全面一间隙壁材料层(图未示)，其共形地填入开口314中，然后再进行一干蚀刻及/或湿蚀刻制作工艺，而形成间隙壁。而在另一实施例中，亦可调整制作工艺参数，使间隙壁321的侧壁位于掩模层312下方，或者，间隙壁321可以突出于开口314的侧壁。在本实施例中，暴露的主动区304具有一高度h4，且h4大体上与h2相等。在另一实施例中，h4也可以大于h3。
接着，如图7所示，在基底300依序形成一接触插栓层320、一低电阻层322、一盖层324以及一掩模层326。接触插栓层320会填满整个开口314，其材质包含硅，例如是多晶硅(polysilicon)或是非晶硅(amorphoussilicon)。低电阻层322例如是金属，包含金(au)、银(ag)、铜(cu)、铝(al)、钼(mo)、钛(ti)、钽(ta)、镉(cd)、或上述的氮化物、或上述的氧化物、或上述的合金、或上述的组合。盖层324与掩模层326可以是任何掩模材质，例如是氮化硅(siliconnitride,sin)、氮氧化硅(siliconoxynitride,sion)、碳化硅(siliconcarbide,sic)或是应用材料公司提供的进阶图案化薄膜(advancedpatternfilm,apf)、或上述者的任意组合、或上述者与其他材料的任意组合。在一实施例中，盖层324是氮化硅，而掩模层326是氧化硅。此外，接触插栓层320与低电阻层322之间还可包设置有阻障层。
最后，如图8所示，以掩模层326为掩模，进行一第三蚀刻工艺328，图案化盖层324、低电阻层322以及接触插栓层320，使掩模层326、盖层324、低电阻层322以及接触插栓层320形成位线接触330以及位线。在一实施例中，第三蚀刻工艺328会进一步蚀刻至与开口314底层中浅沟槽隔离302的顶面，使位线接触330侧壁底部大体上呈90度夹角，可增加结构稳定度。如此一来，即可完成本发明字符线接触330的结构。
请参考图9，若采用图6具有间隙壁的实施例时，最终形成的位线接触330结构则会如图9所示。如图9所示，此半导体存储结构包含一基底300，其具有一第一主动区304a与位于第一主动区304a两侧的多个第二主动区304b。浅沟槽隔离302位于第一主动区304a与第二主动区304b之间。位线接触开口314设置于第一主动区304a以及浅沟槽隔离302中。位线结构330部分设置于位线接触开口314中且与第一主动区304a接触。间隙壁321设置在该位线接触开口314中，优选位于浅沟槽隔离302上，掩模层312下方，且间隙壁321具有一侧壁直接接触第二主动区304b。在一实施例中，间隙壁321具有另一侧壁设置在掩模层312下，亦即间隙壁321不会突出于掩模层312的侧壁。在另一实施例中，间隙壁321的另一侧壁与掩模层312的侧壁垂直切齐。在又一实施例中，间隙壁321的另一侧壁突出于该掩模层312的侧壁。
请参考图10至图13，所绘示为本发明另一实施例的半导体存储装置的制作方法示意图。如图10所示，首先提供一基底300，并在基底300上形成浅沟槽隔离302、主动区304与掩模层312，元件实施方式与前述实施例相同，在此不再重复描述。接着，形成一第一接触插栓层320，其材质例如是多晶硅或是非晶硅。此第一接触插栓层320也可同时用作周边区(peripheralregion)的晶体管的栅极(图未示)，亦即在本实施例中，周边区的晶体管的栅极会与细胞区的位线接触层同时形成。然后，在第一接触插栓层320上形成一图案化掩模层308，例如是光致抗蚀剂层。
接着如图11所示，以图案化掩模层308为掩模，进行一第一蚀刻制作工艺316，以形成开口314，然后移除图案化掩模层308。之后，进行一第二蚀刻制作工艺318。第一蚀刻制作工艺316与第二蚀刻制作工艺318的实施方式与前述实施例也大致相同。
后续，将一第二接触插栓层320’填入开口314，并进行平坦化步骤，使第一接触插栓层320与第二接触插栓层320’等高。第一接触插栓层320与第二接触插栓层320’的材质可以相同也可以不同。然后依序再形成一低电阻层322、盖层324以及掩模层326，如图13所示，其实施方式也和第一实施例相同，在此不再赘述。最后，如图8所示进行第三蚀刻制作工艺328，同样也可以获得本发明的位线接触330以及位线的结构。
综上所述，本发明是提供了一种位线接触的制作方法，以第一蚀刻制作工艺、第二蚀刻制作工艺与第三蚀刻制作工艺分别进行，其中第一蚀刻制作工艺用以形成开口，第二蚀刻制作工艺可确保主动区的品质，第三蚀刻制作工艺则能加强位线接触的结构稳定。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。