本发明涉及功率半导体器件领域，尤其涉及一种垂直双扩散金属氧化物场效应管。
背景技术：
功率半导体器件是指主要用于电力设备的电能变换和控制电路方面的大功率电子器件。垂直双扩散金属氧化物半导体(vdmos)作为功率半导体器件领域的重要元器件，因其具有开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高线性度高等特性等优良特性，已经被广泛应用于功率集成电路与功率集成系统中。
近年来，对vdmos器件的特性优化主要是研究成熟的超结工艺实现具有超结的vdmos器件。
技术实现要素：
本发明提出一种新的垂直双扩散金属氧化物半导体功率器件，旨在进一步提高vdmos的击穿电压，改善器件性能。
本发明的技术方案如下：
该具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管，包括：
宽带隙半导体材料的n+型衬底；
在n+型衬底上表面形成的宽带隙半导体材料的n型外延层，记为n型宽带隙外延层；
在所述n型宽带隙外延层上表面异质外延生长或利用键合技术形成的n型硅外延层(利用键合技术形成的通常称之为键合层，本文统一记为n型硅外延层)；
分别在所述n型硅外延层上部的左、右两端区域形成的两处p型基区；每一处p型基区中形成沟道以及n+型源区和p+沟道衬底接触，其中n+型源区与沟道邻接，p+沟道衬底接触相对于n+型源区位于沟道远端；
栅氧化层，覆盖所述n型硅外延层位于两处p型基区之间的部分以及相应的两处沟道；
栅极，位于栅氧化层上表面；
源极，覆盖p+沟道衬底接触与n+型源区相接区域的上表面；两处源极共接；
漏极，位于所述n+型衬底下表面；
所述n型宽带隙外延层的厚度和掺杂浓度由器件的耐压要求决定，n型宽带隙外延层的掺杂浓度低于n+型衬底的掺杂浓度。
在以上方案的基础上，本发明还进一步作了如下优化：
上述宽带隙半导体材料采用碳化硅或氮化镓。
上述n型宽带隙外延层的掺杂浓度与n+型衬底相比的差值根据设计的击穿电压确定，一般应小于n+型衬底浓度4‐6个数量级。
上述n型宽带隙外延层的厚度根据设计的击穿电压确定，例如：耐压为270v时，n型宽带隙外延层的厚度大约为5微米；耐压为400v时，厚度大约为15微米。
设定n+型衬底的掺杂浓度具体为1×1020cm‐3左右，则耐压为270v时，n型宽带隙外延层的掺杂浓度具体为1×1015cm‐3左右，耐压为400v时，n型宽带隙外延层的掺杂浓度具体为1×1015cm‐3左右。
上述p型基区及其n+型源区和p+沟道衬底接触以及沟道，是在n型硅外延层上部采用离子注入以及双扩散技术形成的。
上述栅极为多晶硅栅极，所述源极为金属化源极，漏极为金属化漏极。
一种制作上述具有宽带隙衬底材料的垂直双扩散金属氧化物半导体场效应管的方法，包括以下步骤：
(1)在宽带隙半导体材料的n+型衬底的上表面形成所述n型宽带隙外延层；
(2)通过异质外延生长技术生长n型硅外延层；
(3)在n+型衬底下表面形成金属化漏极；
(4)在n型硅外延层上部的左、右两端区域采用离子注入形成p型基区及其n+型源区和p+沟道衬底接触，并采用双扩散技术形成相应的沟道；
(5)在整个n型硅外延层上表面形成栅氧化层，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层(去除位于左、右两端区域的部分)，形成多晶硅栅极；
(6)在器件表面淀积钝化层，并在对应于源极的位置刻蚀接触孔；
(7)在接触孔内淀积金属并刻蚀(去除周边其余的钝化层)形成源极，并将两处源极共接。
本发明技术方案的有益效果如下：
本发明将宽带隙材料与硅材料相结合，在n+型衬底上表面形成掺杂浓度较小的n型宽带隙外延层，再以该n型宽带隙外延层为基础异质外延生长(或利用键合技术形成)n型硅外延层，采用硅成熟工艺在硅外延层形成器件有源区。利用宽带隙材料中产生的纵向电场(器件关态耐压时)对硅外延层中的纵向电场的调制作用，使器件的纵向电场整体抬高，击穿电压增大，在器件漂移区长度相同，漂移区掺杂浓度相同的情况下，较之传统硅基vdmos击穿电压可提高55％以上。同时宽带隙材料的高热导率特性有利于器件的散热，有效改善了器件性能。
附图说明
图1是本发明的结构示意图。
其中，1‐源极；2‐栅氧化层；3‐栅极；4‐源极；5‐p+沟道衬底接触(p+型体区)；6‐n+型源区；7‐p型基区；801‐宽带隙材料的n+型衬底；802‐n型宽带隙外延层；9‐漏极。
具体实施方式
下面结合附图以n沟道vdmos为例介绍本发明。
如图1所示，本实施例的结构包括：
宽带隙半导体材料的n+型衬底801；
在n+型衬底801上表面形成的宽带隙半导体材料的n型外延层，记为n型宽带隙外延层802；
在所述n型宽带隙外延层802上表面异质外延生长(或键合技术)的n型硅外延层；
分别在所述n型硅外延层上部的左、右两端区域形成的两处p型基区7；每一处p型基区7中形成沟道以及n+型源区6和p+沟道衬底接触5，其中n+型源区6与沟道邻接，p+沟道衬底接触5相对于n+型源区6位于沟道远端；
栅氧化层2，覆盖所述n型硅外延层位于两处p型基区7之间的部分以及相应的两处沟道；
栅极3，位于栅氧化层上表面；
源极1、4，覆盖p+沟道衬底接触5与n+型源区6相接区域的上表面；两处源极1、4共接；
漏极9，位于所述n+型衬底801下表面；
该器件具体可以通过以下步骤进行制备：
(1)在宽带隙半导体材料的n+型衬底801的上表面形成所述n型宽带隙外延层802；宽带隙半导体材料均采用碳化硅或氮化镓，n型宽带隙外延层(802)的掺杂浓度比n+型衬底(801)的掺杂浓度小4‐6个数量级；
(2)通过异质外延生长技术生长n型硅外延层；
(3)在n+型衬底801下表面形成金属化漏极；
(4)在n型硅外延层上部的左、右两端区域采用离子注入形成p型基区7及其n+型源区6和p+沟道衬底接触5，并采用双扩散技术形成相应的沟道；
(5)在整个n型硅外延层(或键合层)上表面形成栅氧化层，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层(去除位于左、右两端区域的部分)，形成多晶硅栅极；
(6)在器件表面淀积钝化层，并在对应于源极的位置刻蚀接触孔；
(7)在接触孔内淀积金属并刻蚀(去除周边其余的钝化层)形成源极，并将两处源极共接。
经isetcad仿真表明，该器件较之传统硅基vdmos的性能改善，在两种器件漂移区长度相同，漂移区掺杂浓度相同的情况下，该器件的击穿电压提高了55％以上。
本发明中的vdmos当然也可以为p型沟道，其结构与n沟道vdmos等同，也应当视为属于本申请权利要求的保护范围，在此不再赘述。