本发明涉及半导体装置，例如能够适当地用于形成于soi(silicononinsulator，绝缘体上硅结构)基板并且具备电感器的半导体装置。
背景技术：
在日本特开2013－110351号公报(专利文献1)中记载了在位于电感器的下方的元件分离膜设置开口并在该开口内残留半导体基板、同时抑制在位于电感器的下方的半导体基板产生涡电流的技术。
现有技术文献
专利文献1：日本特开2013－110351号公报
技术实现要素：
在半导体装置所具备的电感器中，要求q(qualityfactor，品质因数)高。为了使电感器的q变高，需要减小在位于电感器的下方的半导体基板产生的涡电流。
例如，在上述专利文献1中，记载了通过在位于电感器的下方的区域中将阱分割成多个来抑制涡电流的产生的技术。但是由于虚设栅极电极与形成于半导体基板的虚设扩散层连接，所以当在阱中产生涡电流时，由于虚设栅极电极以及虚设扩散层的阻抗，反电动势变大，电感器的特性有可能劣化。
其他课题和新颖的特征将根据本说明书的叙述以及附图而变得明确。
一个实施方式的半导体装置具备由半导体基板、半导体基板上的box层和box层上的半导体层构成的soi基板、形成于soi基板的主面的上方的多层布线以及由多层布线构成的电感器。并且，在位于电感器的下方的区域中，box层以及半导体层通过元件分离部隔成多个区域，在多个区域各自的半导体层上，隔着虚设栅极绝缘膜设置有虚设栅极电极。
根据一个实施方式，能够提高半导体装置所具备的电感器的特性。
附图说明
图1是实施方式1的半导体装置的剖视图。
图2是实施方式1的电感器的俯视图。
图3是实施方式1的位于电感器的下方的虚设元件区域的俯视图。
图4是示出实施方式1的半导体装置的制造工序的剖视图。
图5是接着图4的半导体装置的制造工序中的剖视图。
图6是接着图5的半导体装置的制造工序中的剖视图。
图7是接着图6的半导体装置的制造工序中的剖视图。
图8是接着图7的半导体装置的制造工序中的剖视图。
图9是实施方式2的电感器的俯视图。
图10是实施方式2的位于电感器的下方的虚设元件区域的俯视图。
(附图标记说明)
1a：soi区域；1b：体(bulk)区域；1c：电感器区域；bn：n沟道型体晶体管；bp：p沟道型体晶体管；bx：box层；cm：中继布线；cn：连接孔；ct1：第1连接端子；ct2：第2连接端子；de1、de2：虚设元件区域；dg：虚设栅极电极；di：虚设栅极绝缘膜；ep：外延层；gebn、gebp、gesn、gesp：栅极电极；gibn、gibp、gisn、gisp：栅极绝缘膜；gs1：第1接地布线；gs2：第2接地布线；il1～il5：第1层间绝缘膜～第5层间绝缘膜；in：电感器；l1～l4：第1边～第4边；m1～m5：第1层布线～第5层布线；md1～md4：第1层虚设布线～第4层虚设布线；ms：硅化物层；nb：源极/漏极用半导体区域；nb1：n型延伸层；nb2：n型扩散层；ns：源极/漏极用半导体区域；ns1：n型延伸层；ns2：n型扩散层；nsl：n型半导体层；nwb、nws：n型阱；pb：源极/漏极用半导体区域；pb1：p型延伸层；pb2：p型扩散层；pe：焊盘电极；pl：插头电极；po：多晶硅膜；ps：源极/漏极用半导体区域；ps1：p型延伸层；ps2：p型扩散层；psl：p型半导体层；psn：绝缘膜；pwb、pws：p型阱；rf：保护膜；sb：半导体基板；sl：半导体层；sm1：半导体装置；sn：n沟道型soi晶体管；sp：p沟道型soi晶体管；sti：元件分离部；swb、swr、sws：侧壁间隔物；vh：通孔；vt：第4导电膜。
具体实施方式
在以下的实施方式中，为了方便说明，在需要时分割成多个部分或者实施方式来进行说明，但除了特别明示的情况以外，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。
另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况和从原理上明确地限定于特定的数量的情况等以外，不限于该特定的数量，也可以在特定的数量以上或以下。
进而，在以下的实施方式中，其结构要素(也包括要素步骤等)除了特别明示的情况和从原理上明确认为是必需的情况等以外，不一定是必需的，这自不待言。
另外，在说“由a构成”、“由a组成”、“具有a”、“包括a”时，除了特别明示出仅指该要素的意思的情况等以外，并不排除除此以外的要素，这自不待言。同样地，在以下的实施方式中，在提及结构要素等的形状、位置关系等时，除了特别明示的情况和从原理上明确认为并非如此的情况等以外，包括实质上与其形状等近似或者类似的情况等。这对于上述数值和范围也一样。
另外，在用于说明以下的实施方式的所有附图中，具有同一功能的部件原则上附加同一符号，省略其重复说明。另外，在剖视图以及俯视图中，各部位的大小并非与实际器件对应，为了容易理解附图，有时将特定的部位相对大地显示。另外，即使在剖视图与俯视图对应的情况下，为了容易理解附图，也有时将特定的部位相对大地显示。另外，即使是剖视图，为了容易观察附图，也有时省略阴影线，即使是俯视图，为了容易观察附图，也有时附加阴影线。
以下，根据附图，详细说明本实施方式。
(实施方式1)
《半导体装置的结构》
关于本实施方式1的半导体装置的结构，使用图1～图3来说明。图1是本实施方式1的半导体装置的剖视图。图2是本实施方式1的电感器的俯视图。图3是本实施方式1的位于电感器的下方的虚设元件区域的俯视图。
在本实施方式1的半导体装置sm1中，例示出形成于电路形成区域的soi晶体管、体晶体管以及电感器。
在本实施方式1中，将形成mos(metaloxidesemiconductor，金属氧化物半导体)构造的soi晶体管(n沟道型soi晶体管sn以及p沟道型soi晶体管sp)的区域称为soi区域1a，将形成mos构造的体晶体管(n沟道型体晶体管bn以及p沟道型体晶体管bp)的区域称为体区域1b。另外，将形成电感器in的区域称为电感器区域1c。
另外，在本实施方式1的半导体装置sm1中，例示出5层的多层布线，但层数不限定于此。
(1)关于soi晶体管的结构
在以下说明中，将mos构造的n沟道型soi晶体管简记为n型soi晶体管，将mos构造的p沟道型soi晶体管简记为p型soi晶体管。
如图1所示，n型soi晶体管sn以及p型soi晶体管sp形成于包括由p型的单晶硅构成的半导体基板sb、形成于半导体基板sb上的例如由氧化硅构成的box(buriedoxide，隐埋氧化物)层(也称为埋入绝缘层)bx、以及形成于box层bx上的由单晶硅构成的半导体层(也称为soi层或者硅层)sl的soi基板的主面。box层bx的厚度例如是10～20nm左右，半导体层sl的厚度例如是10～20nm左右。
首先，说明n型soi晶体管sn。n型soi晶体管sn通过形成于半导体基板sb的元件分离部sti，与相邻的元件形成区域(也称为活性区域)分离(绝缘)，在形成n型soi晶体管sn的半导体基板sb中，形成有p型阱pws。另外，将p型杂质导入到形成n型soi晶体管sn的半导体层sl而形成有p型半导体层psl。
在p型半导体层psl上形成栅极绝缘膜gisn，在栅极绝缘膜gisn上形成有栅极电极gesn。栅极绝缘膜gisn由例如氧化硅或者氧氮化硅构成，栅极电极gesn由例如多晶硅构成。栅极电极gesn的下方的p型半导体层psl为n型soi晶体管sn的沟道。
在栅极电极gesn的侧壁，形成有由绝缘材料构成的侧壁间隔物sws，虽然省略图示，但在p型半导体层psl中的未被栅极电极gesn以及侧壁间隔物sws覆盖的区域上，选择性地形成有外延层。
在栅极电极gesn的两侧(栅极长度方向的两侧)的p型半导体层psl以及外延层，形成有n型soi晶体管sn的n型导电性的源极/漏极用半导体区域ns。
在栅极电极gesn的上部以及源极/漏极用半导体区域ns的上部(表层部)，形成有作为金属与半导体的反应层(化合物层)的硅化物层ms。
在soi基板上，以覆盖栅极电极gesn、侧壁间隔物sws以及硅化物层ms等的方式，形成有第1层间绝缘膜il1。在第1层间绝缘膜il1上，形成有第1层布线m1，通过埋入到形成于第1层间绝缘膜il1的连接孔cn的内部的插头电极pl，布线m1与栅极电极gesn、源极/漏极用半导体区域ns等电连接。布线m1由例如铜或者铝等构成，插头电极pl由例如钨等构成。
进一步地，在布线m1的上方，分别隔着第2层间绝缘膜il2、第3层间绝缘膜il3、第4层间绝缘膜il4以及第5层间绝缘膜il5而形成有第2层布线m2、第3层布线m3、第4层布线m4以及第5层布线m5。进一步地，最上层的第5层布线m5由绝缘膜psn以及保护膜rf覆盖。绝缘膜psn由例如氮化硅等构成，保护膜rf由例如感光性聚酰亚胺等构成。
接下来，说明p型soi晶体管sp。p型soi晶体管sp通过形成于半导体基板sb的元件分离部sti，与相邻的元件形成区域分离，在形成p型soi晶体管sp的半导体基板sb中，形成有n型阱nws。另外，将n型杂质导入到形成p型soi晶体管sp的半导体层sl而形成有n型半导体层nsl。
在n型半导体层nsl上形成有栅极绝缘膜gisp，在栅极绝缘膜gisp上形成有栅极电极gesp。栅极绝缘膜gisp由例如氧化硅或者氧氮化硅构成，栅极电极gesp由例如多晶硅构成。栅极电极gesp的下方的n型半导体层nsl为p型soi晶体管sp的沟道。
在栅极电极gesp的侧壁，形成有由绝缘材料构成的侧壁间隔物sws，虽然省略图示，但在n型半导体层nsl中的未被栅极电极gesp以及侧壁间隔物sws覆盖的区域上，选择性地形成有外延层。
在栅极电极gesp的两侧(栅极长度方向的两侧)的n型半导体层nsl以及外延层，形成有p型soi晶体管sp的p型导电性的源极/漏极用半导体区域ps。
在栅极电极gesp的上部以及源极/漏极用半导体区域ps的上部(表层部)，形成有作为金属与半导体的反应层的硅化物层ms。
在soi基板上，与上述n型soi晶体管sn同样地，以覆盖栅极电极gesp、侧壁间隔物sws以及硅化物层ms等的方式，形成有第1层间绝缘膜il1。进一步地，形成有第2层间绝缘膜il2～第5层间绝缘膜il5以及第1层布线m1～第5层布线m5，最上层的第5层布线m5由绝缘膜psn以及保护膜rf覆盖。
(2)关于体晶体管的结构
在以下说明中，将mos构造的n沟道型体晶体管简记为n型体晶体管，将mos构造的p沟道型体晶体管简记为p型体晶体管。
如图1所示，n型体晶体管bn以及p型体晶体管bp形成于由p型的单晶硅构成的半导体基板sb的主面。
首先，说明n型体晶体管bn。n型体晶体管bn通过形成于半导体基板sb的元件分离部sti，与相邻的元件形成区域分离，在形成n型体晶体管bn的半导体基板sb中，形成有p型阱pwb。
在半导体基板sb(p型阱pwb)上形成有栅极绝缘膜gibn，在栅极绝缘膜gibn上形成有栅极电极gebn。栅极绝缘膜gibn由例如氧化硅或者氧氮化硅构成，栅极电极gebn由例如多晶硅构成。栅极电极gebn的下方的半导体基板sb为n型体晶体管bn的沟道。
在栅极电极gebn的侧壁，形成有由绝缘材料构成的侧壁间隔物swb。
在栅极电极gebn的两侧(栅极长度方向的两侧)的半导体基板sb，形成有n型体晶体管bn的n型导电性的源极/漏极用半导体区域nb。源极/漏极用半导体区域nb具有由浓度相对低的n型延伸层和浓度相对高的n型扩散层构成的所谓的ldd(lightlydopeddrain，轻掺杂漏极)构造。
在栅极电极gebn的上部以及源极/漏极用半导体区域nb的上部(表层部)，形成有作为金属与半导体的反应层的硅化物层ms。
在半导体基板sb上，与上述n型soi晶体管ns同样地，以覆盖栅极电极gebn、侧壁间隔物swb以及硅化物层ms等的方式，形成有第1层间绝缘膜il1。进一步地，形成有第2层间绝缘膜il2～第5层间绝缘膜il5以及第1层布线m1～第5层布线m5，最上层的第5层布线m5由绝缘膜psn以及保护膜rf覆盖。
接下来，说明p型体晶体管bp。p型体晶体管bp通过形成于半导体基板sb的元件分离部sti，与相邻的元件形成区域分离，在形成p型体晶体管bp的半导体基板sb中，形成有n型阱nwb。
在半导体基板sb(n型阱nwb)上形成有栅极绝缘膜gibp，在栅极绝缘膜gibp上形成有栅极电极gebp。栅极绝缘膜gibp由例如氧化硅或者氧氮化硅构成，栅极电极gebp由例如多晶硅构成。栅极电极gebp的下方的半导体基板sb为p型体晶体管bp的沟道。
在栅极电极gebp的侧壁，形成有由绝缘材料构成的侧壁间隔物swb。
在栅极电极gebp的两侧(栅极长度方向的两侧)的半导体基板sb，形成有p型体晶体管bp的p型导电性的源极/漏极用半导体区域pb。源极/漏极用半导体区域pb具有由浓度相对低的p型延伸层和浓度相对高的p型扩散层构成的所谓的ldd构造。
在栅极电极gebp的上部以及源极/漏极用半导体区域pb的上部(表层部)，形成有作为金属与半导体的反应层的硅化物层ms。
在半导体基板sb上，与上述n型soi晶体管ns同样地，以覆盖栅极电极gebp、侧壁间隔物swb以及硅化物层ms等的方式，形成有第1层间绝缘膜il1。进一步地，形成有第2层间绝缘膜il2～第5层间绝缘膜il5以及第1层布线m1～第5层布线m5，最上层的第5层布线m5由绝缘膜psn以及保护膜rf覆盖。
此外，如图1所示，通过最上层的第5层布线m5而形成有作为与外部的连接部分的焊盘电极pe。在图1中，将焊盘电极pe配置于体区域1b，但不限定于此。
(3)关于电感器区域的结构
如图1以及图2所示，电感器in主要由与最上层的第5层布线m5同一层的布线来形成，电感器in的卷轴朝向与半导体基板sb的主面垂直的方向。
电感器in被用作例如天线或者模拟元件(例如线圈)。本实施方式1的构成电感器in的各螺线具有正八边形。并且，最外周的螺线为最大的正八边形，越靠内侧的螺线，正八边形越缓缓变小。此外，螺线不限定于正八边形，也可以是矩形、例如正方形。
作为电感器in的一个端子的第1连接端子ct1位于与电感器in同一层，与电感器in的外周侧的端部相连，所以与电感器in成为一体。另一方面，作为电感器in的另一个端子的第2连接端子ct2位于与电感器in同一层，经由由与电感器in不同的层的布线(例如与第4层布线m4同一层的布线)构成的中继布线cm，与电感器in的内周侧的端部相连。
在电感器区域1c中，在俯视时，在电感器in的下方的soi基板的主面，设置有形成有多个虚设元件的虚设元件区域de1。在本实施方式1中，虚设元件区域de1的平面形状为矩形，但不限定于此，也可以是例如八边形。
以下，具体说明虚设元件区域de1的结构。
在虚设元件区域de1，形成有多个虚设栅极电极dg。虚设栅极电极dg隔着虚设栅极绝缘膜di而形成于包括由p型的单晶硅构成的半导体基板sb、形成于半导体基板sb上的box层bx以及形成于box层bx上的由单晶硅构成的半导体层sl的soi基板的主面。虚设栅极电极de例如由与栅极电极gebn、gebp、gesn、gesp同一层的材料(例如多晶硅膜)形成，虚设栅极绝缘膜di例如由与栅极绝缘膜gisn、gisp同一层的材料(例如氧化硅膜或者氧氮化硅膜)形成。
在虚设栅极电极dg的侧壁，形成有由绝缘材料构成的侧壁间隔物swr，在虚设栅极电极dg的上部，形成有作为金属与半导体的反应层的硅化物层ms。此外，在box层bx之下的半导体基板sb(在图1中虚线所示的区域)，未形成有如形成于soi区域1a的p型阱pws或n型阱nws或者形成于体区域1b的p型阱pwb或n型阱nwb那样的阱。
另外，如图1以及图3所示，形成多个虚设栅极电极dg的每一个的区域被元件分离部sti包围。换言之，在虚设元件区域de1中，box层bx以及半导体层sl通过元件分离部sti而隔成多个区域，在多个区域各自的半导体层sl上，隔着虚设栅极绝缘膜di形成有虚设栅极电极dg。
多个虚设栅极电极dg以构成2维矩阵的方式配置，在多个阵点处分别设置有虚设栅极电极dg。虚设栅极电极dg的平面形状为矩形，例如是正方形。另外，虚设栅极电极dg是孤立的图案。
在虚设元件区域de1上，以覆盖虚设栅极电极dg、侧壁间隔物swr以及硅化物层ms等的方式，形成有第1层间绝缘膜il1。进一步地，形成有第2层间绝缘膜il2～第5层间绝缘膜il5以及第1层虚设布线md1～第4层虚设布线md4。如上所述，通过与第4层布线m1同一层的布线来构成中继布线cm，通过与最上层的第5层布线m5同一层的布线来构成电感器in。电感器in由绝缘膜psn以及保护膜rf覆盖。
(4)关于电感器区域的特征以及效果
在本实施方式1的电感器区域1c中，在俯视时，在电感器in的下方，设置有在通过元件分离部sti划分而成的多个区域中的各个区域中配置有虚设栅极电极dg的虚设元件区域de1。具体来说，在通过元件分离部sti划分而成的多个区域中的各个区域，形成有半导体基板sb、形成于半导体基板sb上的box层bx以及形成于box层bx上的半导体层sl，并且虚设栅极电极dg隔着虚设栅极绝缘膜di，形成于通过元件分离部sti划分而成的多个区域各自的半导体层sl上。
这样，在位于电感器in的下方的虚设元件区域de1，配置有多个虚设栅极电极dg，在通过元件分离部sti划分而成的多个区域中的各个区域，配置有虚设栅极电极dg，所以在俯视时的多个虚设栅极电极dg的总面积比电感器区域1c的面积小。进一步地，在虚设栅极电极dg与半导体基板sb之间，配置虚设栅极绝缘膜di以及box层bx，而且，在电感器区域1c的半导体基板sb不形成阱，所以虚设栅极电极dg与半导体基板sb之间的阻抗变大。
由此，在位于电感器in的下方的虚设元件区域de1中，在虚设栅极电极dg处产生涡电流，但由于虚设栅极电极dg与半导体基板sb之间的阻抗大，所以涡电流不易从虚设栅极电极dg流向半导体基板sb，所以能够减小由涡电流的产生引起的反电动势。
此外，即使在俯视时本实施方式1的多个虚设栅极电极dg的总面积与上述专利文献1的形成于元件分离膜的多个开口部的总面积相同，也是本实施方式1的电感器区域1c的构造相比上述专利文献1的电感器区域的构造更能够减少涡电流的产生。即，在剖视观察的情况下，在本实施方式1的电感器区域1c的构造的情况下，仅在虚设栅极电极dg产生涡电流，但在上述专利文献1的构造的情况下，在虚设栅极电极、虚设扩散层以及阱中产生涡电流。因此，根据本实施方式1的电感器区域1c的构造，相比上述专利文献1的电感器区域的构造更能够使产生涡电流的区域变小，所以能够减少涡电流的产生。
另外，通过在电感器区域1c形成有多个虚设栅极电极dg，能够提高在对多晶硅膜进行加工、在soi区域1a形成栅极电极gesn、gesp并且在体区域1b形成栅极电极gebn、gebp时的蚀刻的均匀性。进一步地，能够提高第1层间绝缘膜il1的平坦性。
《半导体装置的制造方法》
关于本实施方式1的半导体装置的制造方法，使用图4～图8来说明。图4～图8是说明本实施方式1的半导体装置的制造工序的剖视图。
首先，如图4所示，准备由半导体基板sb、形成于半导体基板sb上的box层bx以及形成于box层bx上的半导体层sl构成的soi基板。半导体基板sb是由单晶si(硅)构成的支撑基板，box层bx由氧化硅构成，半导体层sl由具有1～10ωcm左右的电阻的单晶硅构成。box层bx的厚度例如是10～20nm左右，半导体层sl的厚度例如是10～20nm左右。
接下来，在soi基板，形成具有sti(shallowtrenchisolation，浅沟槽隔离)构造的由绝缘膜构成的元件分离部sti。元件分离部sti是使soi基板的多个活性区域彼此分离的非活性区域。即，活性区域的俯视时的形状是通过由元件分离部sti包围来规定的。另外，以使soi区域1a、体区域1b与电感器区域1c之间相互分离的方式，形成有多个元件分离部sti。进一步地，分别在soi区域1a以及体区域1b中，以使相邻的元件形成区域之间分离的方式，形成多个元件分离部sti，在电感器区域1c中，以划分后述的形成多个虚设栅极电极dg的区域的方式，形成元件分离部sti。
接下来，通过将p型杂质进行离子注入到形成n型soi晶体管sn的soi区域1a的半导体基板sb，从而选择性地形成p型阱pws。在此时，虽然省略图示，但形成n型soi晶体管sn的阈值电压控制扩散区域。同样地，通过将n型杂质进行离子注入到形成p型soi晶体管sp的soi区域1a的半导体基板sb，从而选择性地形成n型阱nws。在此时，虽然省略图示，但形成p型soi晶体管sp的阈值电压控制扩散区域。
接下来，通过将p型杂质进行离子注入到形成n型体晶体管bn的体区域1b的半导体基板sb，从而选择性地形成p型阱pwb。在此时，虽然省略图示，但形成n型体晶体管bn的阈值电压控制扩散区域。同样地，通过将n型杂质进行离子注入到形成p型体晶体管bp的体区域1b的半导体基板sb，从而选择性地形成n型阱nwb。在此时，虽然省略图示，但形成p型体晶体管bp的阈值电压控制扩散区域。
接下来，在soi区域1a以及电感器区域1c形成抗蚀剂图案之后，例如通过干法蚀刻法，将box层bx作为阻挡部，选择性地去除体区域1b的半导体层sl。其后，去除抗蚀剂图案，例如通过氢氟酸清洗，去除体区域1b的box层bx。
在经过以上工序形成的soi区域1a、体区域1b以及电感器区域1c中，在soi区域1a以及电感器区域1c的半导体层sl表面与体区域1b的半导体基板sb的表面之间产生高低差。但是，该高低差是20nm左右，在后面的制造工序中，能够防止高低差部分的加工残余或者断开，所以能够通过同一制造工序形成soi晶体管和体晶体管。
接下来，通过将p型杂质进行离子注入到形成n型soi晶体管sn的soi区域1a的半导体层sl，从而选择性地形成p型半导体层psl。同样地，通过将n型杂质进行离子注入到形成p型soi晶体管sp的soi区域1a的半导体层sl，从而选择性地形成n型半导体层nsl。
接下来，如图5所示，在soi区域1a形成n型soi晶体管sn的栅极绝缘膜gisn以及p型soi晶体管sp的栅极绝缘膜gisp，在体区域1b形成n型体晶体管bn的栅极绝缘膜gibn以及p型体晶体管bp的栅极绝缘膜gibp。进一步地，在电感器区域1c形成虚设栅极绝缘膜di。栅极绝缘膜gisn、gisp以及虚设栅极绝缘膜di的厚度是例如2～3nm左右，栅极绝缘膜gibn、gibp的厚度例如是7～8nm左右。
其后，通过例如cvd(chemicalvapordeposition，化学气相沉积)法在栅极绝缘膜gibn、gibp、gisn、gisp上以及虚设栅极绝缘膜di上，依次层叠多晶硅膜po以及氮化硅膜(省略图示)。多晶硅膜po的厚度是例如40nm左右，氮化硅膜的厚度例如是30nm左右。
接下来，通过将抗蚀剂图案作为掩模的各向异性干法蚀刻法，依次加工氮化硅膜以及多晶硅膜po。由此，在soi区域1a形成n型soi晶体管sn的由多晶硅膜po构成的栅极电极gesn，并形成p型soi晶体管sp的由多晶硅膜po构成的栅极电极gesp。同时，在体区域1b形成n型体晶体管bn的由多晶硅膜po构成的栅极电极gebn，并形成p型体晶体管bp的由多晶硅膜po构成的栅极电极gebp。同时，在电感器区域1c形成由多晶硅膜po构成的虚设栅极电极dg。
接下来，将n型杂质、例如as(砷)进行离子注入到体区域1b的形成n型体晶体管bn的区域的半导体基板sb。由此，自匹配地形成n型体晶体管bn的n型延伸层nb1。此时，也可以在n型延伸层nb1的沟道侧形成p型光晕(halo)区域。在n型体晶体管bn中，通过设置p型光晕区域，能够抑制n型延伸层nb1的向沟道方向的扩散。
接下来，将p型杂质、例如bf2(氟化硼)进行离子注入到体区域1b的形成p型体晶体管bp的区域的半导体基板sb。由此，自匹配地形成p型体晶体管bp的p型延伸层pb1。此时，也可以在p型延伸层pb1的沟道侧形成n型光晕区域。在p型体晶体管bp中，通过设置n型光晕区域，能够抑制p型延伸层pb1的向沟道方向的扩散。
接下来，在n型soi晶体管sn的栅极电极gesn的侧壁、p型soi晶体管sp的栅极电极gesp的侧壁以及虚设栅极电极dg的侧壁，形成侧壁间隔物(省略图示)。接下来，在soi区域1a的露出的p型半导体层psl上以及n型半导体层nsl上，例如通过选择外延生长法，选择性地形成由si(硅)或者sige(硅锗)构成的堆叠单晶层、即外延层ep。
其后，选择性地去除上述侧壁间隔物和栅极电极gebn、gebp、gesn、gesp上以及虚设栅极电极dg上的氮化硅膜。
接下来，如图6所示，将n型杂质、例如as(砷)进行离子注入到soi区域1a的形成n型soi晶体管sn的区域的p型半导体层psl。由此，自匹配地形成n型soi晶体管sn的n型延伸层ns1。
接下来，将p型杂质、例如bf2(氟化硼)进行离子注入到soi区域1a的形成p型soi晶体管sp的区域的n型半导体层nsl。由此，自匹配地形成p型soi晶体管sp的p型延伸层ps1。
接下来，在n型soi晶体管sn的栅极电极gesn的侧壁以及p型soi晶体管sp的栅极电极gesp的侧壁形成侧壁间隔物sws，在n型体晶体管bn的栅极电极gebn的侧壁以及p型体晶体管bp的栅极电极gebp的侧壁形成侧壁间隔物swb。同时，在虚设栅极电极dg的侧壁形成侧壁间隔物swr。
接下来，将n型杂质、例如as(砷)进行离子注入到soi区域1a以及体区域1b。由此，自匹配地形成n型soi晶体管sn的n型扩散层ns2以及n型体晶体管bn的n型扩散层nb2。即，在n型soi晶体管sn中，将n型杂质注入到外延层ep以及其下方的p型半导体层psl，形成n型扩散层ns2，在n型体晶体管bn中，将n型杂质注入到半导体基板sb，形成n型扩散层nb2。此时，在栅极电极gesn、gebn之下的沟道区域，不注入n型杂质。
由此，在n型soi晶体管sn中，形成由n型延伸层ns1以及n型扩散层ns2构成的源极/漏极用半导体区域ns，在n型体晶体管bn中，形成由n型延伸层nb1以及n型扩散层nb2构成的源极/漏极用半导体区域nb。
接下来，将p型杂质、例如bf2(氟化硼)进行离子注入到soi区域1a以及体区域1b。由此，自匹配地形成p型soi晶体管sp的p型扩散层ps2以及p型体晶体管bp的p型扩散层pb2。即，在p型soi晶体管sp中，将p型杂质注入到外延层ep以及其下方的n型半导体层nsl，形成p型扩散层ps2，在p型体晶体管bp中，将p型杂质注入到半导体基板sb，形成p型扩散层pb2。此时，在栅极电极gesp、gebp之下的沟道区域，不注入p型杂质。
由此，在p型soi晶体管sp中，形成由p型延伸层ps1以及p型扩散层ps2构成的源极/漏极用半导体区域ps，在p型体晶体管bp中，形成由p型延伸层pb1以及p型扩散层pb2构成的源极/漏极用半导体区域pb。
接下来，通过例如rta(rapidthermalanneal，快速热退火)法，使离子注入了的杂质活化并且热扩散。
接下来，如图7所示，形成硅化物层ms。在soi区域1a中，在n型soi晶体管sn的栅极电极gesn和源极/漏极用半导体区域ns各自的上部以及p型soi晶体管sp的栅极电极gesp和源极/漏极用半导体区域ps各自的上部，形成硅化物层ms。另外，在体区域1b中，在n型体晶体管bn的栅极电极gebn和源极/漏极用半导体区域nb各自的上部以及p型体晶体管bp的栅极电极gebp和源极/漏极用半导体区域pb各自的上部，形成硅化物层ms。另外，在电感器区域1c中，在虚设栅极电极dg的上部形成硅化物层ms。
通过上述工序，在soi区域1a，形成具有栅极电极gesn和源极/漏极用半导体区域ns的n型soi晶体管sn以及具有栅极电极gesp和源极/漏极用半导体区域ps的p型soi晶体管sp。另外，在体区域1b，形成具有栅极电极gebn和源极/漏极用半导体区域nb的n型体晶体管bn以及具有栅极电极gebp和源极/漏极用半导体区域pb的p型体晶体管bp。另外，在电感器区域1c，形成虚设栅极电极dg。
接下来，以覆盖soi区域1a、体区域1b以及电感器区域1c的方式，在半导体基板sb上形成第1层间绝缘膜il1之后，使第1层间绝缘膜il1的上表面平坦化。
接下来，形成贯通第1层间绝缘膜il1的连接孔cn。在soi区域1a，形成到达形成于n型soi晶体管sn的栅极电极gesn和源极/漏极用半导体区域ns以及p型soi晶体管sp的栅极电极gesp和源极/漏极用半导体区域ps各自的上部的硅化物层ms的连接孔cn。另外，在体区域1b，形成到达形成于n型体晶体管bn的栅极电极gebn和源极/漏极用半导体区域nb以及p型体晶体管bp的栅极电极gebp和源极/漏极用半导体区域pb各自的上部的硅化物层ms的连接孔cn。
接下来，在包括连接孔cn的内部的第1层间绝缘膜il1上，通过例如溅射法，依次形成例如包括ti(钛)的壁垒(barrier)导体膜和w(钨)膜。其后，通过例如cmp(chemicalmechanicalpolishing，化学机械抛光)法去除第1层间绝缘膜il1上的壁垒导体膜以及w(钨)膜，在连接孔cn的内部形成以w(钨)膜作为主导体膜的柱状的插头电极pl。
接下来，在第1层间绝缘膜il1上以及插头电极pl上形成金属膜、例如cu(铜)或者al(铝)等之后，对该金属膜进行加工，从而形成与插头电极pl电连接的第1层布线m1。进一步地，在电感器区域1c中，形成不与任何部件电连接的第1层虚设布线md1。
接下来，如图8所示，以覆盖布线m1以及虚设布线md1的方式，在第1层间绝缘膜il1上形成第2层间绝缘膜il2之后，使第2层间绝缘膜il2的上表面平坦化。通过在电感器区域1c形成多条虚设布线md1，第2层间绝缘膜il2的上表面的平坦性提高。
接下来，在形成贯通第2层间绝缘膜il2而到达布线m1的通孔(省略图示)之后，在通孔的内部，形成例如以w(钨)膜作为主导体膜的第1导电膜。接下来，在第2层间绝缘膜il2上，形成与第1导电膜电连接的由金属膜构成的第2层布线m2。进一步地，在电感器区域1c中，形成不与任何部件电连接的第2层虚设布线md2。通过在电感器区域1c形成多条虚设布线md2，后述的第3层间绝缘膜il3的上表面的平坦性提高。
进一步地，以覆盖布线m2以及虚设布线md2的方式，在第2层间绝缘膜il2上形成第3层间绝缘膜il3，形成贯通该第3层间绝缘膜il3而到达布线m2的通孔(省略图示)，之后，在通孔的内部，形成例如以w(钨)膜作为主导体膜的第2导电膜。接下来，在第3层间绝缘膜il3上，形成与第2导电膜电连接的由金属膜构成的第3层布线m3。进一步地，在电感器区域1c中，形成不与任何部件电连接的第3层虚设布线md3。通过在电感器区域1c形成多条虚设布线md3，后述的第4层间绝缘膜il4的上表面的平坦性提高。
进一步地，以覆盖布线m3以及虚设布线md3的方式，在第3层间绝缘膜il3上形成第4层间绝缘膜il4，形成贯通该第4层间绝缘膜il4而到达布线m3的通孔(省略图示)，之后，在通孔的内部，形成例如以w(钨)膜作为主导体膜的第3导电膜。接下来，在第4层间绝缘膜il4上，形成与第3导电膜电连接的由金属膜构成的第4层布线m4。进一步地，在电感器区域1c中，形成中继电极cm以及不与任何部件电连接的第4层虚设布线md4。通过在电感器区域1c形成多条虚设布线md4，后述的第5层间绝缘膜il5的上表面的平坦性提高。
进一步地，以覆盖布线m4、虚设布线md4以及中继布线cm的方式，在第4层间绝缘膜il4上形成第5层间绝缘膜il5，形成贯通该第5层间绝缘膜il5而到达布线m4或者中继电极cm的通孔vh，之后，在通孔vh的内部，形成例如以w(钨)膜作为主导体膜的第4导电膜vt。接下来，在第5层间绝缘膜il5上，形成与第4导电膜vt电连接的由金属膜构成的第5层布线m5以及焊盘电极pe，在电感器区域1c中，形成电感器in、第1连接端子ct1以及第2连接端子ct2。
通过上述工序，在soi区域1a以及体区域1b，形成多层布线。另外，在电感器区域1c，形成电感器in。
接下来，以覆盖布线m5、焊盘电极pe以及电感器in等的方式，形成例如由氮化硅构成的绝缘膜psn之后，去除作为与外部的连接部分的焊盘电极pe上的绝缘膜psn，使焊盘电极pe的上表面露出。接下来，以使焊盘电极pe的上表面露出的方式，在绝缘膜psn上形成保护膜rf。保护膜rf由例如感光性聚酰亚胺等构成。
通过以上的工序，本实施方式1的半导体装置sm大致完成。
这样，根据本实施方式1，在位于电感器in的下方的虚设元件区域de1中，在虚设栅极电极dg处产生涡电流，但由于虚设栅极电极dg与半导体基板sb之间的阻抗大，所以涡电流不易从虚设栅极电极dg流向半导体基板sb，所以能够减小由涡电流的产生引起的反电动势。由此，涡电流损失减少，q增加，所以电感器in的特性提高。
(实施方式2)
关于本实施方式2的半导体装置的结构，使用图9以及图10来说明。图9是本实施方式2的电感器的俯视图。图10是本实施方式2的位于电感器的下方的虚设元件区域的俯视图。
本实施方式2的形成于半导体装置的电感器区域1c的虚设元件区域de2处的剖面与上述实施方式1的形成于半导体装置sm1的电感器区域1c的虚设元件区域de1相同。即，在本实施方式2的虚设元件区域de2，形成有多个虚设栅极电极dg。如图1所示，虚设栅极电极dg隔着虚设栅极绝缘膜di形成于包括由p型的单晶硅构成的半导体基板sb、形成于半导体基板sb上的box层bx以及形成于box层bx上的由单晶硅构成的半导体层sl的soi基板的主面。
但是，如图9以及图10所示，在本实施方式2的虚设元件区域de2中，将多个虚设栅极电极dg设为在俯视时具有长边和短边的矩形形状，将多个虚设栅极电极dg全部固定于接地电位。同样地，位于多个虚设栅极电极dg各自的下方的多个半导体层sl也全部固定于接地电位。相互相邻的多个虚设栅极电极dg之间以及位于其下方的相互相邻的多个半导体层sl之间通过元件分离部sti而分离。
以下，具体说明虚设元件区域de2的结构。
俯视时的虚设元件区域de2的平面形状为八边形，在虚设元件区域de2的周围，配置有由与虚设栅极电极dg相同的层构成的第1接地布线gs1。然后，设置有从虚设元件区域de2的周围的沿着第1方向的第1边l1、与上述第1边l1对置的第2边l2、沿着与上述第1方向正交的第2方向的第3边l3以及与第3边l3对置的第4边l4向虚设元件区域de2的内侧延伸的多个虚设栅极电极dg。多个虚设栅极电极dg与第1接地布线gs1连接，固定于接地电位。
同样地，在虚设元件区域de2的周围，由与半导体层sl相同的层构成的第2接地布线gs2配置于第1接地布线gs1的下方。然后，从虚设元件区域de2的周围的第1边l1、第2边l2、第3边l3以及第4边l4向虚设元件区域de2的内侧延伸的多个半导体层sl设置于多个虚设栅极电极dg的下方。多个半导体层sl与第2接地布线gs2连接，固定于接地电位。此外，虚设元件区域de2的平面形状不限定于八边形，也可以是矩形。
这样，根据本实施方式2，将形成于虚设元件区域de2的虚设栅极电极dg以及半导体层sl固定于接地电位，使虚设栅极电极dg以及半导体层sl的电阻(rg)变小。因此，如果电流值(i)不变化，则在虚设栅极电极dg以及半导体层sl处消耗的电力(p＝i2×rg)变小，所以相比上述实施方式1，电感器in的q增加，电感器in的特性提高。
以上，根据实施方式，具体说明了通过本发明者进行的发明，本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。