本申请享受以日本专利申请2017－53335号(申请日：2017年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
本发明涉及半导体装置。
背景技术：
三维构造的半导体存储装置具有将包含多个存储单元的存储单元阵列与周边电路集成化的构造。在存储单元阵列中，设有将电极膜层叠多个的层叠体，在层叠体上形成存储孔(memoryhole)。层叠体的端部被加工为台阶状，各电极膜经由绝缘膜被向层叠体之外引出。具有通过在这样的台阶状的端部发生由绝缘膜带来的内部应力而层叠体变形的问题。
技术实现要素：
实施方式提供一种可靠性较高的半导体装置。
实施方式涉及的半导体装置具备基板、层叠体和第2绝缘膜。上述层叠体设在上述基板上。在上述层叠体中，以在沿着上述基板的上表面的第1方向上延伸的方式交替地层叠有第1绝缘膜和电极膜。上述层叠体的上述第1方向的端部的形状是台阶状。上述第2绝缘膜设在设有上述端部的第1区域和在上述第1方向上与上述第1区域相邻的第2区域中。上述第2绝缘膜在上述第2区域中具有与上述第1方向交叉并沿着上述基板的上表面的第2方向的宽度比上述第1区域内的上述第2方向的宽度小的部分。
附图说明
图1是表示第1实施方式涉及的半导体装置的俯视图。
图2是图1的a1－a2线的剖视图。
图3是表示第1实施方式涉及的半导体装置的一部分的俯视图。
图4是图3的b1－b2线的剖视图。
图5是说明半导体装置中的发生内部应力的图。
图6是表示第2实施方式涉及的半导体装置的一部分的俯视图。
图7是图6的c1－c2线的剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据图面而将相互的尺寸或比率不同地表示的情况。
另外，在本说明书和各图中，对关于已出现的图且上述同样的要素赋予相同的标号，适当省略详细的说明。
作为一例，对半导体装置是三维构造的半导体存储装置的情况进行说明。
(第1实施方式)
图1是表示半导体装置1的俯视图。图2是图1的a1－a2线的剖视图。
如图1及图2所示，在半导体装置1中，设有包含硅(si)等的基板10。以下，在本说明书中，为了说明的方便而采用xyz正交坐标系。设相对于基板10的上表面10a平行且相互正交的2个方向为“x方向”及“y方向”，设相对于上表面10a垂直的方向为“z方向”。
如图1所示，在半导体装置1中，设有单元区域rmc和周边区域rs。
在单元区域rmc中，设有包括多个存储单元的存储单元阵列。从z方向观察，单元区域rmc的形状例如是矩形。单元区域rmc包括接触区域rc。例如，接触区域rc位于单元区域rmc内的两端。周边区域rs位于单元区域rmc的周围。在周边区域rs中，设有行解码器及读出放大器等的周边电路(未图示)。
在图1所示的例子中，2个单元区域rmc相互隔离，沿着x方向排列。接触区域rc位于各单元区域rmc内的x方向的两端。周边区域rs位于各单元区域rmc的周围。另外，单元区域rmc及周边区域rs的数量是任意的，形成在单元区域rmc内的接触区域rc的数量是任意的。例如，接触区域rc既可以形成在单元区域rmc内的x方向的一端上，也可以形成在x方向的两端及y方向的两端上。
如图2所示，在单元区域rmc中，设有层叠体15及硅柱20(半导体柱)。在层叠体15上设有多个绝缘膜16及多个电极膜17，绝缘膜16及电极膜17各1层交替地在z方向上层叠。绝缘膜16及电极膜17的层叠数是任意的。绝缘膜16例如包含硅氧化物(sio)。电极膜17例如包含钨(w)。此外，在层叠体15上设有包含硅氧化物等的绝缘膜11。
多个电极膜17中的位于最下层的电极膜17是源极侧选择栅极，隔着绝缘膜16设在基板10上。多个电极膜17中的位于最上层的电极膜17是漏极侧选择栅极。设在多个电极膜17中的最下层的电极膜17(源极侧选择栅极)与最上层的电极膜17(漏极侧选择栅极)之间的电极膜17是字线。
硅柱20在z方向上延伸。硅柱20将绝缘膜11及层叠体15贯通，其下端接触在基板10上。硅柱20例如包含硅。硅柱20的形状例如是圆柱状。
硅柱20具有绝缘芯部20a。绝缘芯部20a例如包含硅氧化物。另外，也可以在硅柱20上不设置绝缘芯部20a。
在绝缘芯部20a上，设有包含硅等的插头部55。插头部55的周围即侧面被硅柱20包围。
在硅柱20的周围设有隧道绝缘膜21。隧道绝缘膜21例如包含硅氧化物。
在隧道绝缘膜21的周围设有电荷储存膜22。电荷储存膜22是用来储存电荷的膜，例如包含硅氮化物(sin)。
在电荷储存膜22的周围设有块绝缘膜23。块绝缘膜23例如包含硅氧化物。
在硅柱20的正上方区域中设有触头60。在绝缘膜11上设有包含硅氧化物等的绝缘膜12。触头60在绝缘膜12内在z方向上延伸。触头60例如包含钨等的导电材料。
在绝缘膜12上设有多个比特线30。比特线30在y方向上延伸，经由触头60及插头部55与硅柱20连接。
在接触区域rc中设有层叠体15的端部15t。层叠体15的端部15t的形状是在电极膜17上形成有梯台t的台阶状。这里，所谓台阶状的构造，是指交替地配置有台阶状的水平面及垂直面的梯台的构造。绝缘膜11将台阶状的端部15t覆盖。
在端部15t的梯台t上设有多个支承体50。支承体50将绝缘膜11及层叠体15贯通而达到基板10。支承体50的下端与基板10的上表面10a接触。支承体50例如包含硅氧化物。支承体50的形状例如是圆柱状或多角柱状。另外，支承体50的数量及支承体50相对于梯台t的位置是任意的。
在端部15t的梯台t上设有触头61。触头61在绝缘膜11及绝缘膜12内在z方向上延伸。触头61的下端与电极膜17连接。触头61例如包含钨等的导电材料。触头61的形状例如是圆柱状或多角柱状。另外，触头61的数量及触头61相对于梯台t的位置是任意的。
在绝缘膜12上，设有在x方向上延伸的上层布线(未图示)。触头61的上端与上层布线连接。即，电极膜17经由触头61与上层布线连接。
在单元区域rmc中，许多存储单元沿着x方向、y方向及z方向以三维矩阵状排列，能够在各存储单元中存储数据。此外，在接触区域rc中，将各电极膜17引出，经由触头61及上层布线与周边电路连接。
图3是表示半导体装置1的一部分的俯视图。图4是图3的b1－b2线的剖视图。在图3中，将单元区域rmc的接触区域rc和周边区域rs的边界附近放大表示。图4是元件分离部18的宽幅部分18a的y－z剖视图。
如图3所示，在半导体装置1上形成有多个狭缝st。狭缝st在层叠体15及绝缘膜11内在z方向上延伸。
此外，狭缝st在x方向上从单元区域rmc延伸到周边区域rs的一部分。在周边区域rs内，在将形成有狭缝st的区域设为区域rs1的情况下，例如在与区域rs1在x方向上相邻的区域rs2中设有周边电路。即，在x方向上，周边区域rs的区域rs1位于单元区域rmc的接触区域rc与周边区域rs的区域rs2之间。
狭缝st将层叠体15在y方向上分离为多个。由狭缝st分离的区域被称作“块”。单元区域rmc内的硅柱20和接触区域rc内的支承体50及触头61位于各块中。从各块中选择了各1个的硅柱20被电连接在1个比特线30上。此外，在图3所示的例子中，在各块中，4个支承体50位于1个触头61的周围，该配置被形成有多个。
在狭缝st内设有元件分离部18。元件分离部18沿着z方向及x方向延伸。元件分离部18具有布线部18a和侧壁18b。
布线部18a沿着z方向及x方向延伸。布线部18a的下端与基板10接触。布线部18a的上端经由触头与在y方向上延伸的源极线(未图示)连接。即，布线部18a构成源极线的一部分。布线部18a包含导电材料，例如包含钨、钛等的金属、硅。
侧壁18b设在布线部18a的侧面上。侧壁18b在单元区域rmc中位于层叠体15及绝缘膜11的构造体与布线部18a之间，在周边区域rs中位于绝缘膜11及布线部18a之间。侧壁18b具有绝缘性，在单元区域rmc中将层叠体15的电极膜17和布线部18a电绝缘。侧壁18b例如包含硅氧化物。
如图3及图4所示，在元件分离部18中，设有宽幅部分18a及板状部分18b。宽幅部分18a是与板状部分18b相比y方向的宽度较宽的部分。即，在狭缝st中，形成有y方向的宽度比其他部分宽的部分。
宽幅部分18a例如位于板状部分18b间。宽幅部分18a的形状是在y方向两侧宽度变宽的柱状，例如是圆柱或椭圆柱。宽幅部分18a的形状是四角柱等的角柱。
宽幅部分18a的宽度w1比板状部分18b的宽度w2大。在图3及图4所示的例子中，宽度w1及宽度w2是宽幅部分18a及板状部分18b的y方向的宽度。宽幅部分18a宽度在y方向两侧变宽，但也可以在y方向单侧宽度变宽。
在宽幅部分18a中，布线部18a的形状是宽度在y方向两侧变宽的柱状，例如是圆柱或椭圆柱。布线部18a的形状也可以是四角柱等的角柱。在宽幅部分18a中，也可以在布线部18a内埋入硅氧化膜等的绝缘体。
在板状部分18b中，布线部18a的形状例如是板状。
宽幅部分18a的布线部18a的宽度w3比板状部分18b的布线部18a的宽度w4大。
另外，在宽幅部分18a中，也可以以将宽度在y方向两侧扩大的方式设置侧壁18b。在此情况下，与板状部分18b相比，宽幅部分18a的侧壁18b的宽度变大。
设于在y方向上相邻的元件分离部18间的绝缘膜11的宽度在宽幅部分18a及板状部分18b中不同。宽幅部分18a间的绝缘膜11的宽度w5比板状部分18b间的绝缘膜11的宽度w6小。即，绝缘膜11在宽幅部分18a间具有宽度变窄的窄幅部分11a。由于设有窄幅部分11a，所以在x方向上延伸的绝缘膜11不被宽幅部分18a完全分断。
以下，对本实施方式的效果进行说明。
图5是说明半导体装置中的发生内部应力的图。
在三维构造的半导体装置中，在台阶状的层叠体的端部，各电极膜经由绝缘膜被向层叠体外引出。在这样的台阶状的端部，有可能通过发生由绝缘膜带来的内部应力而层叠体变形。
如图5所示，通过将层叠体15的端部15t覆盖的绝缘膜11，在层叠体15上在箭头ar的方向(－x方向)上发生内部应力(例如压缩应力)。例如，在形成电极膜17的情况下，在基板10上交替地层叠硅氧化膜及硅氮化膜之后，经由狭缝将硅氮化膜除去，向通过硅氮化膜的除去而形成的空洞内埋入包括钨等的金属膜。在这样的将硅氮化膜有选择地除去的工序中，由于层叠体15内为经由空洞形成了硅氧化膜的状态，所以通过由将层叠体15的端部15t覆盖的绝缘膜11带来的内部应力，层叠体15容易向箭头ar的方向变形。此外，在层叠体15的台阶状的端部15t中，有可能位于触头61的周围的支承体50弯曲而支承体50及触头61接触。
另一方面，作为使由绝缘膜11带来的层叠体15的内部应力缓和的方法，有将在y方向上相邻的狭缝st在周边区域rs内相连、将在x方向上延伸的绝缘膜11分断的方法。但是，在该方法中，虽然能够缓和由绝缘膜11带来的内部应力，但由层叠在层叠体15内的绝缘膜16带来的内部应力在与箭头ar的方向相反方向(x方向)上发生，有由绝缘膜11带来的内部应力的缓和的结果，通过由绝缘膜16带来的内部应力而层叠体15向箭头ar的相反方向变形的情况。
在本实施方式的半导体装置1中，在位于比单元区域rmc的接触区域rc靠外侧的周边区域rs的区域rs1中，元件分离部18具有宽幅部分18a。通过设置这样的宽幅部分18a，能够使宽幅部分18a附近的绝缘膜11(窄幅部分11a)的y方向的宽度变窄。由此，在周边区域rs的区域rs1内，能够将在x方向上延伸的绝缘膜11一部分分断。这样的绝缘膜11的一部分分断使由绝缘膜11带来的内部应力缓和而抑制层叠体15的变形(－x方向的变形)，并且抑制通过由绝缘膜16带来的内部应力而层叠体15变形的情况(x方向的变形)。因而，抑制层叠体15的变形，抑制由层叠体15的变形带来的触头61的位置偏差。
根据本实施方式，提供一种可靠性较高的半导体装置。
(第2实施方式)
图6是表示半导体装置2的一部分的俯视图。图7是图6的c1－c2线的剖视图。
图6所示的区域对应于图3所示的区域，在图6中，将单元区域rmc的接触区域rc与周边区域rs的边界附近放大表示。
在本实施方式中，本实施方式和第1实施方式在元件分离部18的构造及导电部40上不同。其以外的结构与第1实施方式相同，所以省略其他结构的详细的说明。
如图6及图7所示，在半导体装置1上形成有多个狭缝st。狭缝st在x方向上从单元区域rmc延伸到周边区域rs的区域rs1。
在狭缝st内设有元件分离部18。元件分离部18的形状例如是板状。元件分离部18具有布线部18a和侧壁18b。
在周边区域rs的区域rs1内设有导电部40。导电部40在y方向上位于相邻的元件分离部18间。导电部40的下端位于基板10上。在导电部40的上端上设有绝缘膜(例如绝缘膜12)。导电部40例如包含钨、钛等的金属、硅。
导电部40的形状例如是圆柱或椭圆柱。导电部40的形状也可以是四角柱等的角柱。导电部40的y方向的宽度w7比设在元件分离部18间的绝缘膜11的y方向的宽度w8小。由此，在x方向上延伸的绝缘膜11不被导电部40完全分断。
以下，对本实施方式的效果进行说明。
在本实施方式的半导体装置2中，在作为位于比单元区域rmc的接触区域rc靠外侧的周边区域rs的区域rs1内、元件分离部18间，设有导电部40。通过设置这样的导电部40，能够将导电部40附近的绝缘膜11一部分分断。由此，使由绝缘膜11带来的内部应力缓和而抑制层叠体15的变形(－x方向的变形)，并且抑制通过由绝缘膜16带来的内部应力而层叠体15变形的情况(x方向的变形)。因而，抑制层叠体15的变形，抑制因层叠体15的变形带来的触头61的位置偏差。
根据本实施方式，提供一种可靠性较高的半导体装置。
如上述那样，作为一例，对有关各实施方式的半导体装置是三维构造的半导体存储装置的情况进行了说明，但有关各实施方式的半导体装置并不限定于三维构造的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并没有意图限定发明的范围。这些实施方式可以以其他各种方式进行实施，在不超出发明主旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形包括在发明的范围和主旨内，同样，也包括在专利请求所记载的发明和与其等同的范围内。