本发明构思的示范性实施方式涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件以及用于制造该半导体器件的方法。
背景技术：
由于其小尺寸、多功能特性和/或低制造成本，半导体器件在电子产业中随处可见。半导体器件可以是用于存储数据的存储器件、用于处理数据的逻辑器件、或具有存储和逻辑元件两者的混合器件。为了满足对于具有高可靠性和高速度的电子器件的增加的需求，期望多功能的半导体器件。为了满足这些技术要求，半导体器件的复杂性和集成度正被增加。
技术实现要素：
在本发明构思的示范性实施方式中，一种半导体器件包括：沟道图案，设置在基板上；一对源极/漏极图案，设置在每个沟道图案的第一侧和第二侧；以及栅电极，设置在沟道图案周围，其中栅电极包括在相邻的沟道图案之间的第一凹陷的顶表面，其中沟道图案与基板间隔开，并且其中栅电极设置在基板和沟道图案之间。
在本发明构思的示范性实施方式中，一种半导体器件包括：沟道图案，设置在基板上的一对源极/漏极图案之间；栅电极，设置在沟道图案周围；掩模图案，在沟道图案上；以及栅极覆盖图案，覆盖栅电极和掩模图案，其中栅电极的顶表面低于掩模图案的顶表面，其中沟道图案与基板间隔开，并且其中栅电极设置在基板和沟道图案之间。
在本发明构思的示范性实施方式中，一种半导体器件包括：在基板上的有源图案，该有源图案包括第一半导体图案和与第一半导体图案间隔开的第二半导体图案；以及栅电极，交叉有源图案并在第一方向上延伸，其中栅电极设置在第一半导体图案和第二半导体图案之间，其中第二半导体图案包括沟道图案和源极/漏极图案，并且其中栅电极包括邻近于第二半导体图案的凹陷的顶表面。
在本发明构思的示范性实施方式中，一种半导体器件包括：基板；半导体图案，设置在基板上；第一沟道和第二沟道，设置在半导体图案中，其中第一沟道和第二沟道彼此相邻；以及栅电极，设置在第一沟道和第二沟道中的每个的第一侧和第二侧并在半导体图案和第一沟道之间以及在半导体图案和第二沟道之间，其中栅电极的在第一沟道和第二沟道之间的表面向基板凹陷并低于第一沟道和第二沟道的顶表面。
附图说明
通过参照附图详细地描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征将变得更加明显。在附图中，相同的附图标记可以指的是相同的元件。
图1是示出根据本发明构思的示范性实施方式的半导体器件的俯视图。
图2a、图2b和图2c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图。
图3a是示出图1的区域‘m’的透视图。
图3b是沿着图3a的线d-d'截取的透视图。
图4、图6、图8、图10、图12、图14和图16是示出根据本发明构思的示范性实施方式的用于制造半导体器件的方法的俯视图。
图5a、图7a、图9a、图11a、图13a、图15a和图17a是分别沿着图4、图6、图8、图10、图12、图14和图16的线a-a'截取的剖视图。
图5b、图7b、图9b、图11b、图13b、图15b和图17b是分别沿着图4、图6、图8、图10、图12、图14和图16的线b-b'截取的剖视图。
图7c、图9c、图11c、图13c、图15c和图17c是分别沿着图6、图8、图10、图12、图14和图16的线c-c'截取的剖视图。
图18、图19和图20是沿着图1的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图21a、图21b和图21c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图22是沿着图3a的线d-d'截取的透视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图23a、图24a、图25a、图26a、图27a、图28a和图29a是分别沿着图4、图6、图8、图10、图12、图14和图16的线a-a'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。
图23b、图24b、图25b、图26b、图27b、图28b和图29b是分别沿着图4、图6、图8、图10、图12、图14和图16的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。
图24c、图25c、图26c、图27c、图28c和图29c是分别沿着图6、图8、图10、图12、图14和图16的线c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。
图30a和图30b是分别沿着图1的线a-a'和b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图31a和图31b是分别沿着图1的线a-a'和b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图32、图33和图34是沿着图1的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图35a、图35b和图35c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图36是沿着图3a的线d-d'截取的透视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
图37a、图37b、图37c、图38a、图38b、图38c、图39a、图39b、图39c、图40a、图40b、图40c、图41a、图41b、图41c、图42a、图42b和图42c是沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。
具体实施方式
图1是示出根据本发明构思的示范性实施方式的半导体器件的俯视图。图2a、图2b和图2c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图。图3a是示出图1的区域‘m’的透视图。图3b是沿着图3a的线d-d'截取的透视图。
参照图1、图2a、图2b、图2c、图3a和图3b，器件隔离层st可以提供在基板100上。器件隔离层st可以将p沟道金属氧化物半导体场效应晶体管(pmosfet)区域pr和n沟道金属氧化物半导体场效应晶体管(nmosfet)区域nr分离。基板100可以是包括硅、锗或硅锗的半导体基板，或可以是化合物半导体基板。在本发明构思的示范性实施方式中，基板100可以是硅基板。器件隔离层st可以包括绝缘材料，诸如硅氧化物层。
pmosfet区域pr和nmosfet区域nr可以在第一方向d1上彼此间隔开，器件隔离层st插置在两者之间。第一方向d1可以平行于基板100的顶表面。pmosfet区域pr和nmosfet区域nr可以在交叉第一方向d1的第二方向d2上延伸。pmosfet区域pr和nmosfet区域nr之间的器件隔离层st可以比有源图案ap1和ap2之间的器件隔离层st深。
pmosfet区域pr和nmosfet区域nr可以是在其上设置构成半导体器件的逻辑电路的逻辑晶体管的逻辑单元区域。例如，构成处理器内核或输入/输出(i/o)端子的逻辑晶体管可以设置在基板100的逻辑单元区域上。pmosfet区域pr和nmosfet区域nr可以包括逻辑晶体管中的一些。
另外，pmosfet区域pr和nmosfet区域nr可以构成用于存储逻辑数据的存储单元区域。例如，构成多个静态随机存取存储器(sram)单元的存储单元晶体管可以设置在基板100的存储单元区域上。pmosfet区域pr和nmosfet区域nr可以包括存储单元晶体管中的一些。然而，本发明构思的示范性实施方式不限于此。
在第二方向d2上延伸的多个有源图案ap1和ap2可以提供在pmosfet区域pr和nmosfet区域nr上。有源图案ap1和ap2可以包括在pmosfet区域pr上的第一有源图案ap1和在nmosfet区域nr上的第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以沿着第一方向d1布置。在图1中，两个第一有源图案ap1设置在pmosfet区域pr上并且两个第二有源图案ap2设置在nmosfet区域nr上。然而，本发明构思的示范性实施方式不限于此。
第一有源图案ap1和第二有源图案ap2的每个可以包括第一半导体图案sp1和设置在第一半导体图案sp1上的第二半导体图案sp2。第二半导体图案sp2可以与第一半导体图案sp1垂直地间隔开。作为一示例，第一半导体图案sp1和第二半导体图案sp1可以在第三方向d3上彼此分隔开。第一半导体图案sp1可以是基板100的一部分，并可以对应于基板100的从基板100的顶表面突出的部分。例如，第一半导体图案sp1和第二半导体图案sp2可以包括硅。
第一沟槽tr1可以设置在pmosfet区域pr上在彼此相邻的第一半导体图案sp1之间，第二沟槽tr2可以设置在nmosfet区域nr上在彼此相邻的第一半导体图案sp1之间。器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以分离第一有源图案ap1和第二有源图案ap2。器件隔离层st可以直接覆盖第一半导体图案sp1的下部分的侧壁。第一半导体图案sp1的顶表面可以比器件隔离层st的顶表面高。例如，第一半导体图案sp1的上部分可以从器件隔离层st之间垂直地突出。
第一沟道图案ch1和第一源极/漏极图案sd1可以提供在第一有源图案ap1的第二半导体图案sp2中。第一源极/漏极图案sd1可以是p型掺杂区。每个第一沟道图案ch1可以设置在彼此相邻的一对第一源极/漏极图案sd1之间。第二沟道图案ch2和第二源极/漏极图案sd2可以提供在第二有源图案ap2的第二半导体图案sp2中。第二源极/漏极图案sd2可以是n型掺杂区。每个第二沟道图案ch2可以设置在彼此相邻的一对第二源极/漏极图案sd2之间。
第一源极/漏极图案sd1和第二源极/漏极图案sd2可以包括通过选择性外延生长(seg)工艺形成的外延图案。第一源极/漏极图案sd1和第二源极/漏极图案sd2的顶表面可以设置在比第一沟道图案ch1和第二沟道图案ch2的顶表面高的水平。
每个第一源极/漏极图案sd1可以包括具有比第二半导体图案sp2的半导体元素的晶格常数大的晶格常数的半导体元素。因此，第一源极/漏极图案sd1可以提供压应力到第一沟道图案ch1。例如，第一源极/漏极图案sd1可以包括硅锗(sige)。每个第二源极/漏极图案sd2可以包括具有等于或小于第二半导体图案sp2的半导体元素的晶格常数的晶格常数的半导体元素。在第二源极/漏极图案sd2的半导体元素的晶格常数小于第二半导体图案sp2的半导体元素的晶格常数的情况下，第二源极/漏极图案sd2可以提供张应力到第二沟道图案ch2。例如，第二源极/漏极图案sd2可以包括与第二半导体图案sp2相同的半导体元素(例如硅)。
第一空腔ph1和第二空腔ph2可以设置在第一半导体图案sp1和第二半导体图案sp2之间。第一空腔ph1和第二空腔ph2可以连接到彼此以构成一个联合的空腔。第一空腔ph1和第二空腔ph2可以对应于第一半导体图案sp1和第二半导体图案sp2之间的空间。第二半导体图案sp2可以通过第一空腔ph1和第二空腔ph2而与第一半导体图案sp1垂直地间隔开。第一空腔ph1可以垂直地交叠第一源极/漏极图案sd1和第二源极/漏极图案sd2，第二空腔ph2可以垂直地交叠第一沟道图案ch1和第二沟道图案ch2。垂直地交叠可以意指元件在例如垂直或基本上垂直于基板100的延伸方向的方向上彼此交叠。
第一掩模图案mp1可以分别提供在第一沟道图案ch1和第二沟道图案ch2上。第一沟道图案ch1和第二沟道图案ch2可以分别垂直地交叠第一掩模图案mp1。在本实施方式中，第一掩模图案mp1可以与第一沟道图案ch1和第二沟道图案ch2的顶表面直接接触。例如，第一掩模图案mp1可以包括sicn、sicon或sin。
在第一方向d1上延伸的栅电极ge可以提供为交叉第一有源图案ap1和第二有源图案ap2。栅电极ge可以在第二方向d2上彼此间隔开。栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2。栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2的每个的两个侧壁和底表面。栅电极ge可以填充第一半导体图案sp1和第二半导体图案sp2之间的第二空腔ph2。例如，栅电极ge可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属材料(例如，钛、钽、钨、铜或铝)。
在本发明构思的示范性实施方式中，第一沟道图案ch1可以在第二方向d2上具有第一宽度w1。第一宽度w1可以是彼此相邻的一对第一源极/漏极图案sd1之间的距离。设置在第二空腔ph2中的栅电极ge可以在第二方向d2上具有第二宽度w2。第二宽度w2可以小于第一宽度w1。由于第二宽度w2具有相对小的尺寸，所以栅电极ge与栅电极ge周围的电介质之间的寄生电容可以减小。
每个栅电极ge可以具有凹陷的顶表面rs。凹陷的顶表面rs可以形成在相邻的第一掩模图案mp1之间。换句话说，凹陷的顶表面rs可以形成于在第一方向d1上彼此相邻的沟道图案之间，例如，彼此相邻的第一沟道图案ch1之间，彼此相邻的第二沟道图案ch2之间以及彼此相邻的第一沟道图案ch1和第二沟道图案ch2之间。凹陷的顶表面rs可以朝向基板100凹入。
在本发明构思的示范性实施方式中，邻近于第一沟道图案ch1的栅电极ge具有第一高度h1，设置在第一沟道图案ch1和第二沟道图案ch2之间的中心点处(或靠近该中心点)的栅电极ge具有第二高度h2。邻近于第二沟道图案ch2的栅电极ge具有第三高度h3。这里，第一高度h1和第三高度h3可以大于第二高度h2。换句话说，第一沟道图案ch1和第二沟道图案ch2之间的栅电极ge的高度可以从第一沟道图案ch1到第二沟道图案ch2减小然后增大。
在本发明构思的示范性实施方式中，在第一方向d1上彼此相邻的一对第一沟道图案ch1之间的栅电极ge具有第四高度h4。这里，第四高度h4可以大于第二高度h2。换句话说，第一沟道图案ch1和第二沟道图案ch2之间的凹陷的顶表面rs可以比第一沟道图案ch1之间的凹陷的顶表面rs更加朝向基板100凹陷。例如，第一沟道图案ch1和第二沟道图案ch2之间的凹陷的顶表面rs的最低点可以比第一沟道图案ch1之间的凹陷的顶表面rs的最低点更靠近基板100。
一对栅极间隔物gs可以分别设置在每个栅电极ge的两个侧壁上。栅极间隔物gs可以在第一方向d1上沿着栅电极ge延伸。栅极间隔物gs的顶表面可以比栅电极ge的顶表面高。栅极间隔物gs的顶表面可以与第一层间绝缘层140的顶表面和栅极覆盖图案gp的顶表面基本上共面。该对栅极间隔物gs可以分别提供在第一掩模图案mp1的两个边缘部分上。在本发明构思的示范性实施方式中，该对栅极间隔物gs的外侧壁可以分别与第一掩模图案mp1的两个侧壁对准。例如，栅极间隔物gs可以包括sicn、sicon或sin。在本发明构思的示范性实施方式中，每个栅极间隔物gs可以具有由sicn、sicon或sin形成的多层结构。
栅极电介质图案gi可以设置在栅电极ge与第一有源图案ap1和第二有源图案ap2之间。每个栅极电介质图案gi可以沿着每个栅电极ge的底表面延伸。栅极电介质图案gi可以覆盖器件隔离层st的顶表面和第一半导体图案sp1的顶表面。栅极电介质图案gi可以覆盖第一沟道图案ch1和第二沟道图案ch2的每个的两个侧壁和底表面。栅极电介质图案gi和栅电极ge可以填充第二空腔ph2。
栅极电介质图案gi可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物或铌酸铅锌。
栅极覆盖图案gp可以提供在每个栅电极ge上。栅极覆盖图案gp可以在第一方向d1上沿着栅电极ge延伸。栅极覆盖图案gp可以设置在该对栅极间隔物gs之间。栅极覆盖图案gp可以覆盖栅电极ge的凹陷的顶表面rs和第一掩模图案mp1。栅极覆盖图案gp可以包括相对于第一层间绝缘层140和第二层间绝缘层150具有蚀刻选择性的材料。例如，栅极覆盖图案gp可以包括sion、sicn、sicon或sin。
绝缘图案ip可以提供在彼此相邻的一对栅电极ge之间并可以填充第一空腔ph1。绝缘图案ip可以覆盖第一半导体图案sp1的上部分的侧壁和第二半导体图案sp2的下部分的侧壁。设置在第一半导体图案sp1和第二半导体图案sp2的侧壁上的绝缘图案ip在第一方向d1上的厚度可以基本上等于栅极间隔物gs在第二方向d2上的厚度。绝缘图案ip可以包括与栅极间隔物gs相同的材料。
第一层间绝缘层140可以提供在基板100上。第一层间绝缘层140可以覆盖栅极间隔物gs、绝缘图案ip、以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间绝缘层140的顶表面可以与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面。第二层间绝缘层150可以设置在第一层间绝缘层140和栅极覆盖图案gp上。例如，第一层间绝缘层140和第二层间绝缘层150的每个可以包括硅氧化物层。
至少一个接触ac可以穿过一对栅电极ge之间的第二层间绝缘层150和第一层间绝缘层140以电连接到第一源极/漏极图案sd1和/或第二源极/漏极图案sd2。在本发明构思的示范性实施方式中，每个接触ac可以连接到多个源极/漏极图案sd1和/或sd2。在本发明构思的示范性实施方式中，一个接触ac可以连接到一个源极/漏极图案sd1或sd2。然而，本发明构思的示范性实施方式不限于此。
每个接触ac可以包括导电柱165和围绕导电柱165的阻挡层160。阻挡层160可以覆盖导电柱165的侧壁和底表面。例如，导电柱165可以包括至少一种金属材料，诸如铝、铜、钨、钼或钴。例如，阻挡层160可以包括至少一种金属氮化物，诸如钛氮化物(tin)、钽氮化物(tan)或钨氮化物(wn)。
在本发明构思的示范性实施方式中，接触ac的底表面可以设置在第一水平lv1。栅电极ge的顶表面的最高点可以设置在第二水平lv2。栅电极ge的顶表面的最低点可以设置在第三水平lv3。在本发明构思的示范性实施方式中，第二水平lv2可以与第一水平lv1基本上相同或低于第一水平lv1。第三水平lv3可以低于第一水平lv1。换句话说，栅电极ge可以低于接触ac。当在剖视图中观看时，栅电极ge可以不交叠接触ac。栅电极ge的顶表面的第二水平lv2可以低于第一掩模图案mp1的顶表面的水平。例如，第二水平lv2可以与第一掩模图案mp1的底表面的水平基本上相同或者低于第一掩模图案mp1的底表面的水平。
由于设置在栅电极ge和接触ac之间的电介质(例如，栅极间隔物gs和栅极覆盖图案gp)，会在栅电极ge和接触ac之间产生寄生电容。然而，在根据本发明构思的示范性实施方式的半导体器件中，栅电极ge可以低于接触ac，因此，寄生电容可以减小。结果，能够提高半导体器件的操作速度和电特性。
此外，硅化物层可以设置在接触ac与源极/漏极图案sd1和sd2之间。接触ac可以通过硅化物层电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。硅化物层可以包括金属硅化物，例如钛硅化物、钽硅化物和/或钨硅化物。
在本发明构思的可选的实施方式中，沟道可以是鳍沟道，并且凹陷的栅电极可以具有比鳍沟道的顶表面低的顶表面，因此，栅电极和接触之间的电容可以例如减小。
图4、图6、图8、图10、图12、图14和图16是示出根据本发明构思的示范性实施方式的用于制造半导体器件的方法的俯视图。图5a、图7a、图9a、图11a、图13a、图15a和图17a是分别沿着图4、图6、图8、图10、图12、图14和图16的线a-a'截取的剖视图。图5b、图7b、图9b、图11b、图13b、图15b和图17b是分别沿着图4、图6、图8、图10、图12、图14和图16的线b-b'截取的剖视图。图7c、图9c、图11c、图13c、图15c和图17c是分别沿着图6、图8、图10、图12、图14和图16的线c-c'截取的剖视图。
参照图4、图5a和图5b，牺牲层和半导体层可以顺序地形成在基板100上。在本发明构思的示范性实施方式中，基板100可以是硅基板。牺牲层可以包括锗层、硅锗层或者硅氧化物层。半导体层可以包括硅层。牺牲层可以相对于半导体层和基板100具有蚀刻选择性。
第一掩模图案mp1可以形成在半导体层上。半导体层、牺牲层和基板100可以使用第一掩模图案mp1作为蚀刻掩模被顺序地蚀刻以形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以具有在第二方向d2上延伸的线形形状。第一有源图案ap1可以形成在基板100的pmosfet区域pr上，第二有源图案ap2可以形成在基板100的nmosfet区域nr上。例如，第一掩模图案mp1可以包括sicn、sicon或sin。
第一有源图案ap1和第二有源图案ap2中的每个可以包括通过图案化基板100的上部分形成的第一半导体图案sp1、通过图案化牺牲层形成的牺牲图案sa、以及通过图案化半导体层形成的第二半导体图案sp2。牺牲图案sa可以设置在第一半导体图案sp1和第二半导体图案sp2之间。
在蚀刻工艺期间，第一沟槽tr1可以形成在第一有源图案ap1之间，并且第二沟槽tr2可以形成在第二有源图案ap2之间。器件隔离层st可以形成在第一沟槽tr1和第二沟槽tr2中。例如，绝缘层(例如硅氧化物层)可以形成为完全填充第一沟槽tr1和第二沟槽tr2。之后，可以使绝缘层凹陷以暴露第一掩模图案mp1、第二半导体图案sp2和牺牲图案sa。器件隔离层st的顶表面可以低于第一半导体图案sp1的顶表面。
参照图6和图7a至图7c，初始栅极图案pp可以形成为与第一有源图案ap1和第二有源图案ap2相交。每个初始栅极图案pp可以具有在第一方向d1上延伸的线形状或条形状。例如，初始栅极图案pp的形成可以包括：在基板100的整个表面上形成初始栅极层、在初始栅极层上形成第二掩模图案mp2以及使用第二掩模图案mp2作为蚀刻掩模来蚀刻初始栅极层。初始栅极层可以包括多晶硅层。
参照图8和图9a至图9c，由初始栅极图案pp暴露的牺牲图案sa可以被选择性地去除以形成第一空腔ph1。例如，初始栅极图案pp可以覆盖牺牲图案sa的部分，并可以暴露牺牲图案sa的其它部分。可以对牺牲图案sa执行各向同性蚀刻工艺以去除牺牲图案sa的暴露部分。此时，牺牲图案sa的被覆盖部分可以被初始栅极图案pp保护。在各向同性蚀刻工艺之后保留的牺牲图案sa在第二方向d2上的宽度可以小于初始栅极图案pp在第二方向d2上的宽度。
间隔物层gsl可以共形地形成在基板100的整个表面上。间隔物层gsl可以覆盖初始栅极图案pp的侧壁和第二半导体图案sp2的侧壁。间隔物层gsl可以填充第一空腔ph1。例如，间隔物层gsl可以包括sicn、sicon或sin。在本发明构思的示范性实施方式中，间隔物层gsl可以具有包括sicn、sicon或sin的多层结构。
参照图10和图11a至图11c，间隔物层gsl可以被各向异性蚀刻以形成栅极间隔物gs和绝缘图案ip。可以执行各向异性蚀刻工艺，直到第一掩模图案mp1与第二半导体图案sp2的上部分暴露。栅极间隔物gs可以覆盖初始栅极图案pp的侧壁。绝缘图案ip可以覆盖第二半导体图案sp2的侧壁的下部分。绝缘图案ip可以填充第一空腔ph1。
参照图12和图13a至图13c，第一源极/漏极图案sd1可以形成在设置于pmosfet区域pr上的每个初始栅极图案pp的两侧。例如，可以使用第二掩模图案mp2和栅极隔离物gs作为蚀刻掩模来蚀刻暴露的第一掩模图案mp1和第二半导体图案sp2的暴露的上部分。因此，凹陷区域rg可以形成在第二半导体图案sp2的上部分中在每个初始栅极图案pp的两侧。第一源极/漏极图案sd1可以通过使用第一有源图案ap1的凹陷区域rg的内表面作为籽晶层来执行seg工艺而形成。例如，seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
由于第一源极/漏极图案sd1被形成，所以第一沟道图案ch1可以设置在一对第一源极/漏极图案sd1之间在初始栅极图案pp下面。每个第一源极/漏极图案sd1可以包括具有比第二半导体图案sp2的半导体元素的晶格常数大的晶格常数的半导体元素。例如，第一源极/漏极图案sd1可以包括硅锗(sige)。第一源极/漏极图案sd1可以在seg工艺期间通过原位方法用掺杂剂(例如硼)掺杂。另外，第一源极/漏极图案sd1可以在seg工艺之后用掺杂剂掺杂。
第二源极/漏极图案sd2可以形成在设置于nmosfet区域nr上的每个初始栅极图案pp的两侧。形成第二源极/漏极图案sd2的方法可以类似于形成第一源极/漏极图案sd1的方法。由于形成第二源极/漏极图案sd2，所以第二沟道图案ch2可以设置在一对第二源极/漏极图案sd2之间在初始栅极图案pp下面。每个第二源极/漏极图案sd2可以包括具有等于或小于第二半导体图案sp2的半导体元素的晶格常数的晶格常数的半导体元素。例如，第二源极/漏极图案sd2可以包括与第二半导体图案sp2相同的半导体元素(例如硅)。第二源极/漏极图案sd2可以用掺杂剂(例如磷)掺杂。
第一源极/漏极图案sd1可以不与第二源极/漏极图案sd2同时形成。例如，第一源极/漏极图案sd1可以在nmosfet区域nr上形成硬掩模之后形成。第二源极/漏极图案sd2可以在pmosfet区域pr上形成硬掩模之后形成。
参照图14和图15a至图15c，第一层间绝缘层140可以形成在基板100的整个表面上以覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、第二掩模图案mp2和栅极间隔物gs。例如，第一层间绝缘层140可以包括硅氧化物层。
第一层间绝缘层140可以被平坦化直到初始栅极图案pp的顶表面暴露。第一层间绝缘层140的平坦化工艺可以使用回蚀刻工艺或化学机械抛光(cmp)工艺来执行。第二掩模图案mp2可以在平坦化工艺期间被完全去除。结果，第一层间绝缘层140的顶表面可以与初始栅极图案pp的顶表面和栅极间隔物gs的顶表面基本上共面。暴露的初始栅极图案pp可以被选择性地去除。空的空间es可以通过初始栅极图案pp的去除而形成。
空的空间es可以暴露第一有源图案ap1和第二有源图案ap2的牺牲图案sa。由空的空间es暴露的牺牲图案sa可以被选择性地去除以形成第二空腔ph2。每个第二空腔ph2可以由第一半导体图案sp1的顶表面、第二半导体图案sp2的底表面以及彼此相邻的绝缘图案ip的侧壁限定。第二空腔ph2可以连接到空的空间es。牺牲图案sa的选择性去除可以通过各向同性蚀刻工艺来执行。
参照图16和图17a至图17c，栅极电介质图案gi和栅电极ge可以形成在每个空的空间es中。栅极电介质图案gi和栅电极ge可以填充第二空腔ph2。
例如，栅极电介质图案gi可以共形地形成在空的空间es中以部分地填充空的空间es。栅极电介质图案gi可以使用原子层沉积(ald)工艺或化学氧化工艺形成。例如，栅极电介质图案gi可以包括高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物或铌酸铅锌。
栅电极层可以形成为完全填充空的空间es，并且可以对栅电极层执行平坦化工艺以形成栅电极ge。例如，栅电极层可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)或金属材料(例如，钛、钽、钨、铜或铝)。
再次参照图1和图2a至图2c，栅电极ge的上部分可以凹陷。当栅电极ge凹陷时，剩余的第一掩模图案mp1可以用作蚀刻掩模。第一沟道图案ch1和第二沟道图案ch2可以由第一掩模图案mp1保护，并且栅电极ge和栅极电介质图案gi可以通过使用第一掩模图案mp1作为蚀刻掩模而被选择性地蚀刻。
可以执行凹陷工艺直到栅电极ge的顶表面设置在与第一掩模图案mp1的底表面基本上相同的水平或者在比第一掩模图案mp1的底表面低的水平。在本发明构思的示范性实施方式中，可以执行凹陷工艺直到栅电极ge的顶表面设置在与第一沟道图案ch1和第二沟道图案ch2的顶表面基本上相同的水平或者在比第一沟道图案ch1和第二沟道ch2的顶表面低的水平。凹陷的顶表面rs可以通过凹陷工艺形成在栅电极ge处。凹陷的顶表面rs可以形成于在第一方向d1上彼此相邻的沟道图案之间。凹陷的顶表面rs可以朝向基板100凹入。
在本发明构思的示范性实施方式中，在第一方向d1上彼此相邻的一对第一沟道图案ch1之间的栅电极ge的高度h4可以大于第一沟道图案ch1和第二沟道图案ch2之间的栅电极ge的高度h2。由于第一沟道图案ch1和第二沟道图案ch2之间的距离大于所述一对第一沟道图案ch1之间的距离，所以第一沟道图案ch1和第二沟道图案ch2之间的栅电极ge的暴露区域可以大于所述一对第一沟道图案ch1之间的栅电极ge的暴露区域。因此，第一沟道图案ch1和第二沟道图案ch2之间的栅电极ge的蚀刻程度可以大于所述一对第一沟道图案ch1之间的栅电极ge的蚀刻程度。
栅极覆盖图案gp可以分别形成在凹陷的栅电极ge上。栅极覆盖图案gp可以形成为覆盖栅电极ge的凹陷的顶表面rs和第一掩模图案mp1。例如，栅极覆盖图案gp可以包括sion、sicn、sicon或sin。
第二层间绝缘层150可以形成在第一层间绝缘层140和栅极覆盖图案gp上。第二层间绝缘层150可以包括硅氧化物层或低k氧化物层。例如，低k氧化物层可以包括掺杂有碳的硅氧化物层，例如sicoh。第二层间绝缘层150可以通过cvd工艺形成。
接触ac可以形成为穿过第二层间绝缘层150和第一层间绝缘层140。接触ac可以连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。接触ac的形成可以包括：形成暴露第一源极/漏极图案sd1和第二源极/漏极图案sd2的接触孔；形成部分地填充接触孔的阻挡层160；以及形成完全填充接触孔的导电柱165。例如，阻挡层160可以包括金属氮化物，诸如钛氮化物(tin)、钽氮化物(tan)或钨氮化物(wn)。例如，导电柱165可以包括金属材料，诸如铝、铜、钨、钼或钴。
接触ac可以形成为具有设置在第一水平lv1的底表面。栅电极ge的最高点可以通过凹陷工艺设置在第二水平lv2。第二水平lv2可以与第一水平lv1基本上相同或者低于第一水平lv1。然而，在本发明构思的示范性实施方式中，栅电极ge可以低于接触ac，因此，它们之间的寄生电容可以减小。结果，能够提高半导体器件的操作速度和电特性。
图18、图19和图20是沿着图1的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图18、图19和图20的实施方式中，为了说明的容易和方便的目的，将省略关于与图1、图2a至图2c、图3a和图3b的实施方式中的相同技术特征的描述。换句话说，在下文，将主要描述图18、图19和图20的实施方式与图1、图2a至图2c、图3a和图3b的实施方式之间的差异。
参照图1、图2a、图2c和图18，每个栅电极ge的顶表面可以是平坦的。例如，栅电极ge的高度可以从第一沟道图案ch1到第二沟道图案ch2是基本上均一的。栅电极ge的顶表面的第二水平lv2可以与接触ac的底表面的第一水平lv1基本上相同或者低于接触ac的底表面的第一水平lv1。
参照图1、图2a、图2c和图19，第一掩模图案mp1可以从第一沟道图案ch1和第二沟道图案ch2的顶表面省略。每个栅电极ge的顶表面可以是平坦的。栅电极ge的顶表面可以与第一沟道图案ch1和第二沟道图案ch2的顶表面基本上共面，或者低于第一沟道图案ch1和第二沟道图案ch2的顶表面。第一沟道图案ch1和第二沟道图案ch2的顶表面可以与栅极覆盖图案gp的底表面直接接触。栅电极ge的顶表面的第二水平lv2可以与接触ac的底表面的第一水平lv1基本上相同或低于接触ac的底表面的第一水平lv1。
参照图1、图2a、图2c和图20，每个栅电极ge可以包括第一凹陷的顶表面rs1和第二凹陷的顶表面rs2。当在俯视图中观看时，第二凹陷的顶表面rs2可以形成在pmosfet区域pr与nmosfet区域nr之间。第二凹陷的顶表面rs2可以离开第一凹陷的顶表面rs1朝向基板100延伸。第二凹陷的顶表面rs2可以离开第一凹陷的顶表面rs1凹入并朝向基板100突出。
图21a、图21b和图21c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。图22是沿着图3a的线d-d'截取的透视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图21a、图21b、图21c和图22的实施方式中，为了说明的容易和方便的目的，将省略或简要地提及关于与图1、图2a至图2c、图3a和图3b的实施方式中的相同技术特征的描述。换言之，在下文，将主要描述图21a、图21b、图21c和图22的实施方式与图1、图2a至图2c、图3a和图3b的实施方式之间的差异。
参照图1、图3a、图21a、图21b、图21c和图22，第三空腔ph3和第四空腔ph4可以被限定在第二半导体图案sp2和第一掩模图案mp1之间。第一有源图案ap1上的第三空腔ph3和第四空腔ph4可以对应于由第一沟道图案ch1、一对第一源极/漏极图案sd1和第一掩模图案mp1围绕的空间。第二有源图案ap2上的第三空腔ph3和第四空腔ph4可以对应于由第二沟道图案ch2、一对第二源极/漏极图案sd2和第一掩模图案mp1围绕的空间。第四空腔ph4可以设置在第一沟道图案ch1和第二沟道图案ch2中的每个上的一对第三空腔ph3之间。第一掩模图案mp1可以通过第三空腔ph3和第四空腔ph4而与第一沟道图案ch1和第二沟道图案ch2垂直地间隔开。第三空腔ph3和第四空腔ph4在第三方向d3上的高度(或长度)可以与第一空腔ph1和第二空腔ph2在第三方向d3上的高度(或长度)基本上相等或不同。第三方向d3可以基本上垂直于基板100的顶表面。
可以提供第一绝缘图案ip1以填充第一空腔ph1，并且可以提供第二绝缘图案ip2以填充第三空腔ph3。第一绝缘图案ip1和第二绝缘图案ip2可以包括与栅极间隔物gs相同的材料。
每个栅电极ge和每个栅极电介质图案gi可以填充第四空腔ph4。换句话说，栅电极ge的第一部分和栅极电介质图案gi的第一部分可以设置在第一沟道图案ch1和第一掩模图案mp1之间。栅电极ge的第二部分和栅极电介质图案gi的第二部分可以设置在第二沟道图案ch2和第一掩模图案mp1之间。栅电极ge和栅极电介质图案gi可以与第一源极/漏极图案sd1和第二源极/漏极图案sd2间隔开，第二绝缘图案ip2插置在它们之间。
如图21b所示，栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面、两个侧壁和底表面。换句话说，根据本实施方式的半导体器件可以包括环栅型(gate-all-around-type)场效应晶体管，其包括具有由栅电极ge围绕的外周表面的沟道图案。
接触ac的底表面可以设置在第一水平lv1。栅电极ge的顶表面的最高点可以设置在第二水平lv2。栅电极ge的顶表面的最低点可以设置在第三水平lv3。在本发明构思的示范性实施方式中，第二水平lv2可以与第一水平lv1基本上相同或低于第一水平lv1。第三水平lv3可以低于第一水平lv1。
图23a、图24a、图25a、图26a、图27a、图28a和图29a是分别沿着图4、图6、图8、图10、图12、图14和图16的线a-a'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。图23b、图24b、图25b、图26b、图27b、图28b和图29b是分别沿着图4、图6、图8、图10、图12、图14和图16的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。图24c、图25c、图26c、图27c、图28c和图29c是分别沿着图6、图8、图10、图12、图14和图16的线c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的制造半导体器件的方法。在下面的实施方式中，为了说明的容易和方便的目的，将省略或简要地提及关于与图4至图17c的实施方式中的相同技术特征的描述。换句话说，在下文，将主要描述以下实施方式与图4至图17c的实施方式之间的差异。
参照图4、图23a和图23b，第一牺牲层、半导体层和第二牺牲层可以顺序地形成在基板100上。第一牺牲层和第二牺牲层中的每个可以包括锗层、硅锗层或者硅氧化物层。在本发明构思的示范性实施方式中，第一牺牲层和第二牺牲层可以包括相同的材料。在本发明构思的示范性实施方式中，第一牺牲层和第二牺牲层可以包括不同的材料。
第一掩模图案mp1可以形成在第二牺牲层上。第二牺牲层、半导体层、第一牺牲层和基板100可以使用第一掩模图案mp1作为蚀刻掩模被顺序地蚀刻以形成第一有源图案ap1和第二有源图案ap2。
第一有源图案ap1和第二有源图案ap2中的每个可以包括通过图案化基板100的上部分而形成的第一半导体图案sp1、通过图案化第一牺牲层形成的第一牺牲图案sa1、通过图案化半导体层形成的第二半导体图案sp2以及通过图案化第二牺牲层形成的第二牺牲图案sa2。第一牺牲图案sa1可以设置在第一半导体图案sp1和第二半导体图案sp2之间，并且第二牺牲图案sa2可以设置在第一掩模图案mp1和第二半导体图案sp2之间。
器件隔离层st可以形成在第一有源图案ap1之间的第一沟槽tr1中、第二有源图案ap2之间的第二沟槽tr2中以及第一有源图案ap1和第二有源图案ap2之间的沟槽中。
参照图6和图24a至图24c，第二掩模图案mp2和初始栅极图案pp可以形成为与第一有源图案ap1和第二有源图案ap2相交。
参照图8和图25a至图25c，由初始栅极图案pp暴露的第一牺牲图案sa1可以被选择性地去除以形成第一空腔ph1，并且由初始栅极图案pp暴露的第二牺牲图案sa2可以被选择性地去除以形成第三空腔ph3。由初始栅极图案pp覆盖的第一牺牲图案sa1和第二牺牲图案sa2可以保留。换句话说，第二掩模图案mp2下面的第一牺牲图案sa1和第二牺牲图案sa2可以保留。
间隔物层gsl可以共形地形成在基板100的整个表面上。间隔物层gsl可以覆盖初始栅极图案pp的侧壁和第二半导体图案sp2的侧壁。间隔物层gsl可以填充第一空腔ph1和第三空腔ph3。
参照图10和图26a至图26c，间隔物层gsl可以被各向异性地蚀刻以形成栅极间隔物gs、第一绝缘图案ip1和第二绝缘图案ip2。可以执行各向异性蚀刻工艺，直到第一绝缘图案ip1暴露第二半导体图案sp2的上部分。第一掩模图案mp1和第二绝缘图案ip2可以通过第一绝缘图案ip1暴露。第一绝缘图案ip1可以填充第一空腔ph1，并且第二绝缘图案ip2可以填充第三空腔ph3。
参照图12和图27a至图27c，第一源极/漏极图案sd1可以形成在设置于pmosfet区域pr上的每个初始栅极图案pp的两侧。例如，暴露的第一掩模图案mp1、暴露的第二绝缘图案ip2、和第二半导体图案sp2的暴露的上部分可以使用第二掩模图案mp2和栅极间隔物gs作为蚀刻掩模被蚀刻。因此，凹陷区域rg可以形成在第二半导体图案sp2的上部分中在每个初始栅极图案pp的两侧。可以执行选择性外延生长(seg)工艺以形成填充第一有源图案ap1的凹陷区域rg的第一源极/漏极图案sd1。
第二源极/漏极图案sd2可以形成在设置于nmosfet区域nr上的每个初始栅极图案pp的两侧。形成第二源极/漏极图案sd2的方法可以类似于形成第一源极/漏极图案sd1的方法。
参照图14和图28a至图28c，第一层间绝缘层140可以形成在基板100的整个表面上以覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、第二掩模图案mp2和栅极间隔物gs。第一层间绝缘层140可以被平坦化直到初始栅极图案pp的顶表面暴露。暴露的初始栅极图案pp可以被选择性地去除。空的空间es可以通过初始栅极图案pp的去除而形成。
空的空间es可以暴露第一有源图案ap1和第二有源图案ap2的第一牺牲图案sa1和第二牺牲图案sa2。由空的空间es暴露的第一牺牲图案sa1可以被去除以形成第二空腔ph2，并且由空的空间es暴露的第二牺牲图案sa2可以被去除以形成第四空腔ph4。每个第四空腔ph4可以由第二半导体图案sp2的顶表面、第一掩模图案mp1的底表面和彼此相邻的第二绝缘图案ip2的侧壁限定。第二空腔ph2和第四空腔ph4可以连接到空的空间es。
参照图16和图29a至图29c，栅极电介质图案gi和栅电极ge可以形成在每个空的空间es中。栅极电介质图案gi和栅电极ge可以填充第二空腔ph2和第四空腔ph4。
再次参照图1和图21a至图21c，栅电极ge的上部分可以使用第一掩模图案mp1作为蚀刻掩模被凹陷。第四空腔ph4中的栅电极ge和栅极电介质图案gi可以被第一掩模图案mp1保护。可以执行凹陷工艺，直到栅电极ge的顶表面设置在与第一掩模图案mp1的底表面基本上相同的水平或者在比第一掩模图案mp1的底表面低的水平。栅电极ge的凹陷的顶表面rs可以通过该凹陷工艺形成。
栅极覆盖图案gp可以分别形成在凹陷的栅电极ge上。栅极覆盖图案gp可以覆盖栅电极ge的凹陷的顶表面rs和第一掩模图案mp1。第二层间绝缘层150可以形成在第一层间绝缘层140和栅极覆盖图案gp上。接触ac可以形成为穿过第二层间绝缘层150和第一层间绝缘层140。接触ac可以连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。
图30a和图30b是分别沿着图1的线a-a'和b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图30a和图30b的实施方式中，将省略关于与图1和图21a至图21c的以上实施方式中的相同技术特征的描述。将主要描述图30a和图30b的实施方式与图1和图21a至图21c的实施方式之间的差异。
参照图1、图21c、图30a和图30b，仅栅极电介质图案gi可以填充第四空腔ph4。第三空腔ph3和第四空腔ph4在第三方向d3上的高度(或长度)可以小于第一空腔ph1和第二空腔ph2在第三方向d3上的高度(或长度)。仅栅极电介质图案gi可以设置在第一掩模图案mp1和第二半导体图案sp2之间。栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的两个侧壁和底表面。
图31a和图31b是分别沿着图1的线a-a'和b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图31a和图31b的实施方式中，将省略关于与图1和图21a至图21c的以上实施方式中的相同技术特征的描述。将主要描述图31a和图31b的实施方式与图1和图21a至图21c的实施方式之间的差异。
参照图1、图21c、图31a和图31b，第二牺牲图案sa2可以分别填充第四空腔ph4。换句话说，每个第二牺牲图案sa2可以设置在第二半导体图案sp2与每个第一掩模图案mp1之间。如图31b所示，当在由第一方向d1和第三方向d3限定的剖视图中观看时，每个第二牺牲图案sa2的两个侧壁可以具有凹部de。例如，第二牺牲图案sa2的侧壁可以朝向第一掩模图案mp1和沟道图案之间的中心点向内突出。每个第二牺牲图案sa2在第一方向d1上的宽度可以小于第一掩模图案mp1在第一方向d1上的宽度。此外，每个第二牺牲图案sa2在第一方向d1上的宽度可以小于第二半导体图案sp2在第一方向d1上的宽度。栅极电介质图案gi可以覆盖第一沟道图案ch1和第二沟道图案ch2的侧壁，并可以延伸到第二牺牲图案sa2的侧壁上。栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的两个侧壁和底表面。例如，第二牺牲图案sa2可以包括硅氧化物。
为了制造根据图31a和图31b的实施方式的半导体器件，例如，以上参照图4、图23a和图23b描述的第一牺牲层和第二牺牲层可以由不同的材料形成。例如，第一牺牲层可以由硅锗层形成，并且第二牺牲层可以由硅氧化物层形成。在以上参照图14和图28a至图28c描述的蚀刻工艺中，由空的空间es暴露的第一牺牲图案sa1可以被选择性地去除；然而，由空的空间es暴露的第二牺牲图案sa2可以保留。当第一牺牲图案sa1被去除时，第二牺牲图案sa2的暴露的侧壁可以被部分地蚀刻以形成凹部de。
图32、图33和图34是沿着图1的线b-b'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图32、图33和图34的实施方式中，将省略关于与图1和图21a至图21c的以上实施方式中的相同技术特征的描述。将主要描述图32、图33和图34的实施方式与图1和图21a至图21c的实施方式之间的差异。
参照图1、图21a、图21c和图32，每个栅电极ge的顶表面可以是平坦的。例如，栅电极ge的高度可以从第一沟道图案ch1到第二沟道图案ch2是基本上均一的。栅电极ge的顶表面的第二水平lv2可以与接触ac的底表面的第一水平lv1基本上相同或低于接触ac的底表面的第一水平lv1。
参照图1、图21a、图21c和图33，可以省略第一沟道图案ch1和第二沟道图案ch2上的第一掩模图案mp1。每个栅电极ge的顶表面可以是平坦的。栅电极ge的顶表面可以高于第一沟道图案ch1和第二沟道图案ch2的顶表面。栅电极ge的顶表面的第二水平lv2可以与接触ac的底表面的第一水平lv1基本上相同或低于接触ac的底表面的第一水平lv1。
参照图1、图21a、图21c和图34，每个栅电极ge可以包括第一凹陷的顶表面rs1和第二凹陷的顶表面rs2。当在俯视图中观看时，第二凹陷的顶表面rs2可以形成在pmosfet区域pr与nmosfet区域nr之间。第二凹陷的顶表面rs2可以离开第一凹陷的顶表面rs1朝向基板100延伸。第二凹陷的顶表面rs2可以离开第一凹陷的顶表面rs1凹入并且朝向基板100突出。
图35a、图35b和图35c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。图36是沿着图3a的线d-d'截取的透视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图35a、图35b、图35c和图36的实施方式中，将省略关于与图1、图3a、图21a、图21b、图21c和图22的实施方式中的相同技术特征的描述。在下文，将主要描述图35a、图35b、图35c和图36的实施方式与图1、图3a、图21a、图21b、图21c和图22的实施方式之间的差异。
参照图1、图3a、图35a、图35b、图35c和图36，第五空腔ph5和第六空腔ph6可以被限定在第一有源图案ap1和第二有源图案ap2中的每个的第二半导体图案sp2中。第一有源图案ap1中的第五空腔ph5和第六空腔ph6可以将第一沟道图案ch1分成第一上沟道图案ch1a和第一下沟道图案ch1b。第一有源图案ap1的第五空腔ph5和第六空腔ph6可以对应于由第一上沟道图案ch1a、一对第一源极/漏极图案sd1和第一下沟道图案ch1b围绕的空间。第二有源图案ap2中的第五空腔ph5和第六空腔ph6可以将第二沟道图案ch2分成第二上沟道图案ch2a和第二下沟道图案ch2b。第二有源图案ap2的第五空腔ph5和第六空腔ph6可以对应于由第二上沟道图案ch2a、一对第二源极/漏极图案sd2和第二下沟道图案ch2b围绕的空间。第五空腔ph5和第六空腔ph6在第三方向d3上的高度(或长度)可以与第一空腔ph1和第二空腔ph2在第三方向d3上的高度(或长度)基本上相等或不同。
可以提供第三绝缘图案ip3以分别填充第五空腔ph5。第一至第三绝缘图案ip1、ip2和ip3可以包括与栅极间隔物gs相同的材料。
每个栅电极ge和每个栅极电介质图案gi可以填充第六空腔ph6。换句话说，栅电极ge的第一部分和栅极电介质图案gi的第一部分可以设置在第一上沟道图案ch1a和第一下沟道图案ch1b之间。栅电极ge的第二部分和栅极电介质图案gi的第二部分可以设置在第二上沟道图案ch2a和第二下沟道图案ch2b之间。栅电极ge和栅极电介质图案gi可以与第一源极/漏极图案sd1和第二源极/漏极图案sd2间隔开，第三绝缘图案ip3插置在它们之间。
如图35b所示，栅电极ge可以围绕第一上沟道图案ch1a和第一下沟道图案ch1b中的每个的顶表面、两个侧壁和底表面。此外，如图35b所示，栅电极ge可以围绕第二上沟道图案ch2a和第二下沟道图案ch2b中的每个的顶表面、两个侧壁和底表面。换句话说，根据本实施方式的半导体器件可以包括环栅型场效应晶体管，其包括具有被栅电极ge围绕的外周表面的沟道图案。
为了制造根据本实施方式的半导体器件，第三牺牲层可以形成在以上参照图4、图23a和图23b描述的第一牺牲层和第二牺牲层之间。在根据本实施方式的半导体器件中，两个沟道图案可以设置在彼此相邻的一对源极/漏极图案之间。然而，本发明构思的示范性实施方式不限于此。在本发明构思的示范性实施方式中，三个或更多个沟道图案可以设置在彼此相邻的一对源极/漏极图案之间。
在根据本实施方式的半导体器件中，彼此垂直间隔开的多个沟道图案可以设置在所述一对源极/漏极图案之间。由于所述多个沟道图案中的每个被栅电极围绕，所以所述多个沟道图案中的载流子的迁移率可以增加。
图37a至图37c、图38a至图38c、图39a至图39c、图40a至图40c、图41a至图41c以及图42a至图42c是分别沿着图1的线a-a'、b-b'和c-c'截取的剖视图，用于示出根据本发明构思的示范性实施方式的半导体器件。在图37a至图37c、图38a至图38c、图39a至图39c、图40a至图40c、图41a至图41c以及图42a至图42c的实施方式中，将省略关于上述实施方式中的相同技术特征的描述。将主要描述图37a至图37c、图38a至图38c、图39a至图39c、图40a至图40c、图41a至图41c和图42a至图42c的实施方式与以上实施方式之间的差异。
参照图1和图37a至图37c，基板100可以是绝缘体上硅(soi)基板。soi基板的绝缘体可以包括器件隔离层st。soi基板的硅层可以包括第一半导体图案sp1。例如，第一半导体图案sp1可以通过使用第一掩模图案mp1作为蚀刻掩模来图案化soi基板的硅层而形成。根据图37a至图37c的实施方式的半导体器件的其它部件可以与参照图1、图2a至图2c、图3a和图3b描述的半导体器件的对应部件基本上相同。
参照图1和图38a至图38c，基板100可以是soi基板。除此之外，根据图38a至38c的实施方式的半导体器件的其它部件可以与参照图1、图3a、图21a、图21b、图21c和图22描述的半导体器件的对应部件基本相同。
参照图1和图39a至图39c，基板100可以是soi基板。除此之外，根据图39a至图39c的实施方式的半导体器件的其它部件可以与参照图1、图3a、图35a、图35b、图35c和图36描述的半导体器件的对应部件基本上相同。
参照图1和图40a至图40c，基板100可以是绝缘体上硅锗(sgoi)基板。sgoi基板的绝缘体可以包括器件隔离层st。sgoi基板的硅锗层可以用作以上参照图4、图5a和图5b描述的牺牲层。sgoi基板的硅锗层可以在制造工艺期间被完全去除，并且通过去除硅锗层形成的空间可以用绝缘图案ip和栅电极ge填充。第一有源图案ap1和第二有源图案ap2中的每个可以包括与器件隔离层st垂直地间隔开的一个半导体图案sp。根据图40a至图40c的实施方式的半导体器件的其它部件可以与参照图1、图2a至图2c、图3a和图3b描述的半导体器件的对应部件基本上相同。
参照图1和图41a至图41c，基板100可以是sgoi基板。除此之外，根据图41a至图41c的实施方式的半导体器件的其它部件可以与参照图1、图3a、图21a、图21b、图21c和图22描述的半导体器件的对应部件基本上相同。
参照图1和图42a至图42c，基板100可以是sgoi基板。除此之外，根据图42a至图42c的实施方式的半导体器件的其它部件可以与参照图1、图3a、图35a、图35b、图35c和图36描述的半导体器件的对应部件基本上相同。
在根据本发明构思的示范性实施方式的半导体器件中，栅电极可以被定位成低于接触。结果，可以减小栅电极和接触之间的寄生电容，从而提高半导体器件的操作速度和电特性。
尽管已经参照本发明构思的示范性实施方式描述了本发明构思，但是对于本领域技术人员来说将显然的是，可以对其做出各种改变和修改，而没有脱离本发明构思的精神和范围。因此，应当理解，以上实施方式不是限制性的，而是说明性的。
本申请要求于2017年3月23日在韩国知识产权局提交的韩国专利申请第10-2017-0037112号的优先权，其公开内容通过引用整体地结合于此。