本发明实施例涉及半导体存储技术领域，尤其涉及一种存储单元及非易失性存储器。
背景技术：
传统nor闪存存储单元的栅区位于源区和漏区之间，源区和漏区之间的半导体层可形成沟道。在对nor闪存进行编程时，存储单元的控制栅和漏区同时施加一定时间的高电压，沟道导通，并在横向电场和纵向电场的作用下，沟道中的载流子会通过热电子注入，跃至浮栅中。由于热电子注入的发生要求存储单元工作在高电压状态下，因此存储单元的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小。
另外，为了区分存储单元“0”和“1”的不同状态，以及保证存储单元在高温下具有足够长时间的保持能力和擦写操作次数，要求存储单元在擦除状态下(“1”)能提供足够大的电流，这就要求存储单元的有源区足够大，从而限制了存储单元在沟道宽度方向上的进一步缩小。
技术实现要素：
有鉴于此，本发明的目的是提出一种存储单元及非易失性存储器，以减少存储单元所占的面积，缩小非易失性存储器的尺寸。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种存储单元，包括：
半导体衬底，包括有源区；
源区，位于所述有源区的半导体衬底内；
栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；
第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。
进一步的，所述浮栅上表面与所述半导体衬底上表面齐平。
进一步的，所述浮栅的厚度为100～350nm。
进一步的，沿所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述栅区的宽度为20～80nm。
进一步的，垂直于所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述有源区的宽度为28～65nm。
进一步的，所述控制栅与非易失性存储器的字线同层设置，且所述控制栅与所述字线一体成型。
进一步的，所述控制栅和所述半导体衬底上覆盖有绝缘层；
所述绝缘层上设置有非易失性存储器的位线；
所述第一漏区和所述第二漏区通过位线接触孔电连接至同一条所述位线。
进一步的，所述控制栅与所述浮栅之间设置有层间介质层。
进一步的，所述层间介质层包括依次层叠的第一氧化层、氮化层和第二氧化层。
进一步的，所述控制栅和所述层间介质层两侧形成有侧墙。
另一方面，本发明实施例提供了一种非易失性存储器，包括：
多个呈阵列排布的如上述一方面所述的存储单元；
多条沿行方向延伸沿列方向排布的字线，每条所述字线与同一行所述存储单元的控制栅电连接；
多条沿列方向延伸沿行方向排布的位线，每条所述位线与同一列所述存储单元的第一漏区和第二漏区电连接。
进一步的，所述第一漏区和第二漏区通过位线接触孔电连接至所述位线；沿所述列方向任意相邻的两个所述存储单元之间共用一个漏区及对应的位线接触孔。
本发明的有益效果是：本发明提供的存储单元及非易失性存储器，通过将非易失性存储器中存储单元的浮栅至少部分设置于半导体衬底内，在浮栅下方形成源区，在位于半导体衬底内的浮栅两侧及浮栅与源区之间形成隧穿氧化层，并在浮栅两侧的半导体衬底内分别形成第一漏区和第二漏区，使得非易失性存储器工作时，第一漏区与源区之间以及第二漏区与源区之间可分别形成沟道，从而将现有存储单元的水平沟道转化成垂直沟道，即以垂直的沟道深度替代了原水平沟道的长度，进而可以使得存储单元占据的面积在原水平沟道的长度方向上进一步缩小；同时，浮栅两侧均形成有沟道，相当于本发明的一个存储单元由两个子存储单元并联构成，可以提供近乎两倍的擦除状态下的电流，从而可以缩小有源区的面积，即使得存储单元占据的面积在原水平沟道的宽度方向上进一步缩小。因此，本发明实施例提供的存储单元及非易失性存储器，打破了对存储单元在水平面上二维尺寸缩小的限制，使得非易失性存储器走向45nm或32nm甚至更小尺寸变为可能。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1a是现有的nor型闪存的存储单元阵列的平面结构示意图；
图1b是图1a中nor型闪存沿剖面线a-a’的剖面结构示意图；
图2是本发明实施例一提供的存储单元的剖面结构示意图；
图3是本发明实施例二提供的存储单元的剖面结构示意图；
图4a是本发明实施例三提供的nor型闪存的存储单元阵列的平面结构示意图；
图4b是图4a中nor型闪存沿剖面线b-b’的剖面结构示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1a是现有的nor型闪存的存储单元阵列的平面结构示意图；图1b是图1a中nor型闪存沿剖面线a-a’的剖面结构示意图。结合图1a和图1b，该nor型闪存包括多个呈阵列排布的存储单元10(如同一列相邻的两个存储单元a1和b1)；多条沿行方向延伸沿列方向排布的字线20，每条字线20与同一行存储单元10的控制栅16电连接；多条沿列方向延伸沿行方向排布的位线30，每条位线30通过位线接触孔40与同一列存储单元10的漏区d电连接。其中，每个存储单元可包括半导体衬底11，包括有源区12；栅区，包括依次层叠于半导体衬底11之上的隧穿氧化层13、浮栅14、层间介质层15和控制栅16；源区s和漏区d，分别位于栅区两侧的有源区12的半导体衬底11内。在对nor型闪存进行编程时，存储单元10的控制栅16和漏区d同时施加一定时间的高电压，源区s和漏区d之间的水平沟道导通，并在横向电场和纵向电场的作用下，水平沟道中的载流子会通过热电子注入，跃至浮栅14中。由于热电子注入的发生要求存储单元10工作在高电压状态下，因此存储单元10的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小，即限制了栅区宽度w1(80～150nm)的缩小。
另外，为了区分存储单元“0”和“1”的不同状态，以及保证存储单元10在高温下具有足够长时间的保持能力和擦写操作次数，要求存储单元10在擦除状态下(“1”)能提供足够大的电流，这就要求存储单元10的有源区12足够大，从而限制了存储单元在沟道宽度方向上的进一步缩小，即限制了有源区宽度l1(70nm或90nm等)的缩小。
为解决上述问题，本发明提出了一种存储单元及非易失性存储器，本发明的方案可适用多种类型的非易失性存储器，示例性的，可以nor型闪存为例进行说明，并具体实施例如下。
实施例一
图2是本发明实施例一提供的存储单元的剖面结构示意图。如图2所示，该存储单元包括：
半导体衬底101，包括有源区(图中未示出)；
源区103，位于有源区的半导体衬底101内；
栅区，包括依次层叠于源区103之上且相互绝缘的浮栅104和控制栅105，其中，浮栅104至少部分位于半导体衬底101内，位于半导体衬底101内的浮栅104两侧及浮栅104与源区103之间形成有一体的隧穿氧化层106；
第一漏区107和第二漏区108，分别位于浮栅104两侧的有源区的半导体衬底101内。
示例性的，如图2所示，本实施例的浮栅104可部分位于半导体衬底101内，该浮栅的厚度可以为100～350nm；nor型闪存工作时，第一漏区107与源区103之间以及第二漏区108与源区103之间可分别形成垂直沟道，从而将现有存储单元的水平沟道转化成垂直沟道，用垂直的沟道深度替代了原水平沟道的长度，进而可以使得存储单元占据的面积在原水平沟道的长度方向上进一步缩小，本实施例中，沿第一漏区107、栅区和第二漏区108的排布方向上，栅区的宽度可缩小至20～80nm，即可以使得存储单元在原水平沟道的长度方向上的尺寸缩小；同时，浮栅104两侧均形成有垂直沟道，相当于本发明的一个存储单元10可由左右两个子存储单元并联构成，可以提供近乎两倍的擦除状态下的电流，从而可以缩小有源区的面积，即使得存储单元10占据的面积在原水平沟道的宽度方向上进一步缩小，本实施例中，存储单元10在原水平沟道的宽度方向上的尺寸可缩小至原来的40％～60％，即垂直于第一漏区107、栅区和第二漏区108的排布方向上，有源区的宽度可缩小至28～65nm。由此，本发明实施例提供的存储单元可缩小其水平面上的二维尺寸。
另外，本实施例中，控制栅105与浮栅104之间可设置有层间介质层109，以绝缘控制栅105与浮栅104。该层间介质层可包括依次层叠的第一氧化层、氮化层和第二氧化层。
本发明实施例一提供的存储单元，通过将非易失性存储器中存储单元的浮栅至少部分设置于半导体衬底内，在浮栅下方形成源区，在位于半导体衬底内的浮栅两侧及浮栅与源区之间形成隧穿氧化层，并在浮栅两侧的半导体衬底内分别形成第一漏区和第二漏区，使得非易失性存储器工作时，第一漏区与源区之间以及第二漏区与源区之间可分别形成沟道，从而将现有存储单元的水平沟道转化成垂直沟道，即以垂直的沟道深度替代了原水平沟道的长度，进而可以使得存储单元占据的面积在原水平沟道的长度方向上进一步缩小；同时，浮栅两侧均形成有沟道，相当于本发明的一个存储单元由两个子存储单元并联构成，可以提供近乎两倍的擦除状态下的电流，从而可以缩小有源区的面积，即使得存储单元占据的面积在原水平沟道的宽度方向上进一步缩小。因此，本发明实施例提供的存储单元及非易失性存储器，打破了对存储单元在水平面上二维尺寸缩小的限制，使得非易失性存储器走向45nm或32nm甚至更小尺寸变为可能。
实施例二
图3是本发明实施例二提供的存储单元的剖面结构示意图。本实施例以实施例一为基础进行优化，将浮栅刚好全部置于半导体衬底内，即浮栅上表面与半导体衬底上表面齐平，以增加垂直沟道深度。如图3所示，该存储单元可包括：
半导体衬底101，包括有源区(图中未示出)；
源区103，位于有源区的半导体衬底101内；
栅区，包括依次层叠于源区103之上且相互绝缘的浮栅104和控制栅105，其中，浮栅104上表面与半导体衬底101上表面齐平，浮栅104两侧及浮栅104与源区103之间形成有一体的隧穿氧化层106；
第一漏区107和第二漏区108，分别位于浮栅104两侧的有源区的半导体衬底101内。
本实施例中，控制栅105与非易失性存储器的字线(图中未示出)可同层设置，可选的，控制栅105与字线一体成型，以节省刻蚀工艺。
示例性的，上述控制栅105和半导体衬底101上覆盖有绝缘层110；绝缘层110上设置有非易失性存储器的位线300；第一漏区107和第二漏区108通过位线接触孔电连接至同一条位线300，可选的，第一漏区107和第二漏区108对应的位线接触孔不同，第一漏区107和第二漏区108分别通过各自对应的位线接触孔电连接至同一条位线300。
另外，本实施例中的控制栅105和层间介质层109两侧可形成有侧墙112，以更好地隔离控制栅105与第一漏区107及第二漏区108的相互影响。
本实施例中未详尽描述的细节内容，可以参考上述实施例，此处不再赘述。
本实施例提供的存储单元，设置浮栅上表面与半导体衬底上表面齐平，使浮栅全部置于半导体衬底内，可以增加垂直沟道的深度，可进一步缩小存储单元在原水平沟道长度方向上的尺寸。
实施例三
本实施提供了一种非易失性存储器，可选的，该非易失性存储器可以为nor型闪。图4a是本发明实施例三提供的nor型闪存的存储单元阵列的平面结构示意图；图4b是图4a中nor型闪存沿剖面线b-b’的剖面结构示意图。如图4a和图4b所示，本实施例的非易失性存储器可包括：
多个呈阵列排布的如上述实施例所述的存储单元100；
多条沿行方向延伸沿列方向排布的字线200，每条字线与同一行存储单元100的控制栅105电连接；
多条沿列方向延伸沿行方向排布的位线300，每条位线300与同一列存储单元100的第一漏区107和第二漏区108电连接。
可选的，第一漏区和第二漏区通过位线接触孔电连接至所述位线；沿列方向任意相邻的两个存储单元之间共用一个漏区及对应的位线接触孔。例如，同一列相邻的两个存储单元a2和b2之间共用漏区108及对应的位线接触孔111。
本发明实施例三所提供的非易失性存储器，包括本发明实施例所提供的存储单元，具备相应的功能和有益效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。