半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

金属氧化物半导体晶体管包括栅极结构、位于栅极结构两侧基底中的源漏掺杂区，所述栅极结构下方为导电沟道。所述栅极结构的侧壁具有侧墙，所述侧墙一方面用于保护栅极结构，另一方面防止大剂量的源漏掺杂区离子注入过于接近导电沟道以至于发生源漏之间导通。特别是随着半导体制造技术向更高技术节点的发展，栅极结构的尺寸越来越小，栅极结构下方基底中的导电沟道越来越短，能够减小源漏漏电流的侧墙显得尤为重要，这对侧墙的制造工艺提出了更高的要求。

侧墙的制造步骤通常包括：在所述基底、以及栅极结构的侧壁和顶部表面形成侧墙膜；去除位于基底和栅极结构顶部表面的侧墙膜，在所述栅极结构的侧壁上形成侧墙。

然而，现有技术中所述侧墙的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高所述侧墙的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构；在所述栅极结构的侧壁形成第一侧墙，所述第一侧墙内具有逸散离子；在所述第一侧墙的侧壁形成保护层，所述保护层用于阻挡逸散离子的逸散；在所述栅极结构、第一侧墙和保护层两侧的基底内分别形成轻掺杂区；形成所述轻掺杂区之后，在所述保护层的侧墙形成第二侧墙。

可选的，所述第二侧墙的形成步骤包括：在所述基底、第一侧墙和栅极结构的顶部表面、以及保护层的侧壁和顶部表面形成第二侧墙膜；去除基底保护层、第一侧墙和栅极结构顶部表面的第二侧墙膜，形成所述第二侧墙。

可选的，所述第二侧墙的材料与第一侧墙的材料不同；去除所述基底、保护层、第一侧墙和栅极结构顶部表面的第二侧墙膜的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺对第二侧墙膜和对第一侧墙的刻蚀选择比为：1:1～8:1。

可选的，所述第一侧墙的介电常数为：5～9。

可选的，所述第一侧墙的材料包括：硅氧碳氮化合物，所述逸散离子为氮离子；所述第二侧墙的材料包括氮化硅。

可选的，所述保护层的材料包括：氧化硅、氮化硅或者非晶硅。

可选的，所述保护层的材料为氮化硅时，所述保护层的形成工艺包括：原子层沉积工艺；所述原子层沉积工艺的参数包括：温度为500摄氏度～650摄氏度，压力为0.1毫托～700托。

可选的，所述保护层的厚度为：1埃～50埃。

可选的，形成所述保护层之后，形成源漏掺杂区之前，还包括退火处理。

可选的，所述退火处理的工艺包括：激光退火工艺、闪光退火或者超短脉冲退火；所述激光退火工艺的参数包括：温度为600摄氏度～1200摄氏度，时间为1秒～300秒。

可选的，形成所述第二侧墙之后，所述形成方法包括：在所述栅极结构、第一侧墙、保护层和第二侧墙两侧的基底内分别形成源漏掺杂区。

本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底上具有栅极结构；位于所述栅极结构侧壁的第一侧墙，所述第一侧墙内具有逸散离子；位于所述第一侧墙侧壁的保护层，所述保护层用于阻挡逸散离子的逸散；分别位于所述栅极结构、第一侧墙和保护层两侧基底内的轻掺杂区；位于所述保护层侧壁的第二保护层。

可选的，所述第二侧墙与第一侧墙的刻蚀选择比为：1:1～8:1，所述第一侧墙的介电常数为：5～9。

可选的，所述第一侧墙的材料包括：硅氧碳氮化合物，所述逸散离子为氮离子；所述第二侧墙的材料包括氮化硅。

可选的，所述保护层的材料包括：氧化硅、氮化硅或者非晶硅。

可选的，所述保护层的厚度为：1埃～50埃。

可选的，所述半导体结构还包括：位于栅极结构、第一侧墙、保护层和第二侧墙两侧基底内的源漏掺杂区。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，形成所述第一侧墙之后，直接在第一侧墙的侧壁形成所述保护层，能够有效地缩短所述保护层侧壁被暴露出的时间，有利于减少第一侧墙内逸散离子向外扩散，因此，有利于确保第一侧墙的稳定性。所述第一侧墙用于保护栅极结构的侧壁，因此，第一侧墙对栅极结构侧壁的保护能力较强，有利于提高栅极结构的性能。

进一步，采用氮化硅作为所述保护层的材料，使得所述保护层较致密，则所述保护层阻挡第一侧墙内逸散离子逸散的能力较强，有利于进一步提高第一侧墙的稳定性。

进一步，形成所述保护层之后，形成轻掺杂区之前，进行退火处理，有利于提高所述第一侧墙内离子的活性，提高第一侧墙的稳定性。

进一步，所述第一侧墙的材料包括硅氧碳氮化合物，硅氧碳氮化合物的介电常数较低，有利于降低半导体器件的电容，缩短电路信号的延迟时间。同时，硅氧碳氮化合物作为第一侧墙的材料，所述第一侧墙与第二侧墙膜的材料不同，则后续形成第二侧墙时，所述刻蚀工艺对第二侧墙与对第一侧墙的刻蚀选择比较高，使得第一侧墙不易被刻穿。所述第一侧墙用于保护栅极结构的能力较强。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

具体实施方式

正如背景技术所述，所述侧墙的性能较差。

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100上具有栅极结构101；在所述栅极结构101的侧壁形成第一侧墙102。

请参考图2，在所述栅极结构101和第一侧墙102两侧的基底100内形成轻掺杂区103。

请参考图3，形成所述轻掺杂区103之后，在所述第一侧墙102的侧壁形成第二侧墙104。

上述方法中，所述第二侧墙104的形成步骤包括：在所述基底100和栅极结构101上、以及第一侧墙102的侧壁和顶部表面形成第二侧墙膜；去除基底100、第一侧墙102和栅极结构101顶部表面的第二侧墙膜，形成所述第二侧墙。所述第二侧墙膜的材料包括氮化硅，去除基底100、第一侧墙102和栅极结构101顶部表面的第二侧墙膜的工艺包括：各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺在垂直于基底100表面的方向上具有较大的刻蚀速率，但并不意味着所述各向异性干法刻蚀工艺在平行于基底100表面的方向上完全无刻蚀速率，即：在所述各向异性干法刻蚀工艺中，栅极结构101侧壁的第二侧墙膜也被刻蚀。尽管采用原子层沉积工艺形成第二侧墙膜，也难以保证第二侧墙膜的厚度完全相同。其中，位于栅极结构101侧壁第二侧墙膜较薄的地方易在所述各向异性干法刻蚀工艺被刻穿，从而暴露出第一侧墙102。通常所述第一侧墙102的材料也为氮化硅，因此，在所述各向异性干法刻蚀工艺过程中所述第一侧墙102也被刻蚀。由于第一侧墙102的厚度均较薄，使得形成所述第二侧墙104后，第一侧墙102可能被刻穿，使得所述第一侧墙102对栅极结构101侧壁的保护能力不够，使得栅极结构101的部分侧墙被暴露出。形成所述第二侧墙104之后，所述形成方法还包括：在所述栅极结构101、第一侧墙102和第二侧墙104两侧的基底100内形成源漏掺杂区。所述源漏掺杂区的形成步骤包括：在所述栅极结构101、第一侧墙102和第二侧墙104两侧的基底100内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入掺杂离子。在形成所述外延层的过程中，由于栅极结构101的部分侧壁被暴露出，因此，栅极结构101被暴露出的部分也易外延生长，因此，不利于提高栅极结构101的性能。

并且，选择氮化硅作为第一侧墙102的材料时，氮化硅的介电常数较高，使得半导体器件的电容较大，导致电路信号的延迟，不利于提高半导体器件的性能。

一种提高第一侧墙102对栅极结构101保护能力的同时，降低半导体器件电容的方法包括：采用硅氧碳氮化合物作为第一侧墙102的材料。所述第一侧墙102的形成步骤包括：在所述基底100上、以及栅极结构101的侧壁和顶部表面形成第一侧墙膜；去除基底100和栅极结构101顶部表面的第一侧墙膜。其中，第一侧墙膜的形成工艺包括：原子层沉积工艺。所述原子层沉积工艺的参数包括：氮源包括氨气。采用原子层沉积工艺形成的第一侧墙膜内易残留部分游离的不稳定的氮离子。所述第一侧墙膜用于形成第一侧墙102，因此，所述第一侧墙102内也残留部分游离的不稳定的氮离子。尽管后续在第一侧墙102的侧壁形成第二侧墙104，所述第二侧墙104能够阻挡第一侧墙102内氮离子的扩散。然而，形成第一侧墙102之后，形成第二侧墙104之前，还需形成轻掺杂区103，使得第一侧墙102侧壁暴露出的时间过长，使得氮离子容易向外扩散，使得第一侧墙102的稳定性不断降低，则第一侧墙102对栅极结构101的保护能力以及介电常数变得不可控，因此，不利于提高半导体器件的稳定性。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述第一侧墙内具有逸散离子，形成所述第一侧墙之后，直接在所述第一侧墙的侧壁上形成保护层，使得第一侧墙侧壁暴露的时间较短，有利于降低逸散离子向外逸散，有利于提高第一侧墙性能的稳定性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。

请参考图4，提供基底200。

在本实施例中，所述基底200包括：衬底201以及位于衬底201上的鳍部202。在其他实施例中，所述基底为平面基底。

在本实施例中，所述基底200的形成步骤包括：提供初始基底，所述初始基底的顶部表面具有第一掩膜层，所述第一掩膜层暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成所述衬底201和位于衬底201上的鳍部202。

在本实施例中，所述初始基底的材料为单晶硅，相应的，所述衬底201和鳍部202的材料为单晶硅。

在其他实施例中，所述初始基底的材料包括：单晶锗、硅锗、碳化硅(sic)、绝缘体上硅(soi)或绝缘体上锗(goi)以及砷化镓ⅲ-ⅴ族化合物。相应的，所述衬底和鳍部的材料包括：单晶锗、硅锗、碳化硅(sic)、绝缘体上硅(soi)或绝缘体上锗(goi)以及砷化镓ⅲ-ⅴ族化合物。

所述第一掩膜层的材料包括：氮化硅，所述第一掩膜层用于形成衬底201和鳍部202的掩膜。

所述基底200上还具有隔离层(图中未标出)，所述隔离层的形成步骤包括：在所述衬底201上、以及鳍部202的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成隔离层，所述隔离层的顶部表面低于鳍部202的顶部表面，且覆盖部分鳍部202的侧壁。

所述隔离材料膜的材料包括：氧化硅或者氮氧化硅，相应的，所述隔离层的材料包括：氧化硅或者氮氧化硅。

所述隔离材料膜的形成工艺包括：流体化学气相沉积工艺。采用流体化学气相沉积工艺形成的隔离层较致密，有利于提高隔离层隔离半导体不同器件之间的电隔离性能。

请参考图5，形成横跨鳍部202的栅极结构203。

在本实施例中，所述栅极结构203包括：栅介质层(图中未标出)以及位于栅介质层上的栅极层(图中未标出)。所述栅极层的顶部表面具有第二掩膜层，所述第二掩膜层用于形成栅介质层和栅极层的掩膜。所述第二掩膜层的材料包括氮化硅。

在本实施例中，所述栅介质层的材料包括：氧化硅，所述栅极层的材料包括：硅。

请参考图6，在所述基底200上、以及栅极结构203的侧壁和顶部表面形成第一侧墙膜204，所述第一侧墙膜204内具有逸散离子。

所述第一侧墙膜204的介电常数为：5～9。

在本实施例中，所述第一侧墙膜204的材料包括：硅氧碳氮化合物。硅氧碳氮化合物的介电常数较低，有利于降低半导体器件的电容，降低电路信号的延迟，有利于提高半导体器件的性能

所述第一侧墙膜204的形成工艺包括：原子层沉积工艺，所述原子层沉积工艺的参数包括：温度为500摄氏度～650摄氏度，压力为0.1毫托～700托，氮源包括氨气。

在本实施例中，采用原子层沉积工艺形成所述硅氧碳氮化合物，硅氧碳氮化合物内易残留部分游离的不稳定的氮离子。即：所述逸散离子为氮离子。

采用原子层沉积工艺形成所述第一侧墙膜204，所述第一侧墙膜204对栅极结构203与鳍部202拐角处的台阶覆盖能力较强，而位于栅极结构203侧壁的所述第一侧墙膜204用于形成第一侧墙，因此，第一侧墙对栅极结构203侧壁的保护能力较强，有利于提高栅极结构203的性能。

采用硅氧碳氮化合物作为所述第一侧墙膜204的材料。还能够使得后续形成的第一侧墙与第二侧墙膜的材料具有较高的刻蚀选择比，使得后续去除基底200、栅极结构203和第一侧墙顶部表面的第二侧墙膜时，第一侧墙不被刻穿。所述第一侧墙用于保护栅极结构203，使得第一侧墙对栅极结构203的保护能力较强，使得后续在栅极结构、第一侧墙、保护层和第二侧墙两侧的基底200内分别形成源漏掺杂区时，栅极结构侧壁不出现蘑菇效应，有利于提高半导体结构的性能。

请参考图7，去除基底200和栅极结构203上的第一侧墙膜204(见图6)，在所述栅极结构203的侧壁上形成第一侧墙205。

去除基底200和栅极结构203上的第一侧墙膜204的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。

所述第一侧墙膜204用于形成第一侧墙205，因此，所述第一侧墙205的材料包括硅氧碳氮化合物，所述第一侧墙205内具有逸散离子。所述第一侧墙205的作用包括：一方面，第一侧墙205用于保护栅极结构203的侧壁；另一方面，所述第一侧墙205用于定义后续形成的轻掺杂区的位置。

请参考图8，在所述基底200上、栅极结构203的顶部表面、以及第一侧墙205的侧壁和顶部表面形成保护膜206，所述保护膜206用于阻挡逸散离子的逸散。

形成所述第一侧墙205之后，直接形成所述保护膜206，使得第一侧墙205侧壁被暴露出的时间较短，有利于减小第一侧墙205内逸散离子往外逸散，有利于提高第一侧墙205的稳定性，使得第一侧墙205与后续形成的第二侧墙具有较高的刻蚀选择比，且所述第一侧墙205的介电常数较低，有利于提高半导体器件的性能。

在本实施例中，所述保护膜206的材料为氮化硅。在其他实施例中，所述保护膜的材料包括：氧化硅。

在本实施例中，所述保护膜206的形成工艺包括：原子层沉积工艺，所述原子层沉积工艺的参数包括：温度为500摄氏度～650摄氏度，压力为0.1毫托～700托。

在本实施例中，采用原子层沉积工艺形成的氮化硅的密度较大，使得所述保护膜206对第一侧墙205内逸散离子的阻挡性能较强，有利于进一步提高第一侧墙205性能的稳定性。

所述保护膜206的厚度为：1埃～50埃，所述保护膜206用于后续形成保护层，因此，所述保护膜206的厚度决定后续形成的保护层的厚度。

请参考图9，去除基底200、第一侧墙205和栅极结构203顶部表面的保护膜206(见图8)，在第一侧墙205的侧壁上形成保护层207。

去除基底200、第一侧墙205和栅极结构203顶部表面的保护膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，所述保护层207的材料为氮化硅。在其他实施例中，所述保护层的材料包括：氧化硅。

所述保护膜206用于形成保护层207，因此，所述保护层207的厚度为：1埃～50埃，选择所述保护层207的厚度的意义在于：若所述保护层207的厚度小于1埃，使得所述保护层207对第一侧墙205的保护力度不够，使得第一侧墙205中的逸散离子仍容易发生逃逸，导致第一侧墙205的稳定性较差，不利于提高半导体器件的稳定性；若所述保护层207的厚度大于50埃，使得后续在栅极结构203、第一侧墙205、保护层207以及后续形成的第二侧墙两侧基底200内形成的源漏掺杂区相距较远，不利于提高半导体器件的集成度。

由于所述保护层207覆盖于第一侧墙205的侧壁，因此，所述保护层207能够阻挡第一侧墙205内的逸散离子发生逃逸，使得第一侧墙205的性能较稳定。

在本实施例中，形成所述保护层207之后，进行退火处理。

在其他实施例中，形成所述保护层之后，不进行退火处理。

在本实施例中，所述退火处理的工艺包括：激光退火(laseranneal，lsaann)，所述激光退火工艺的参数包括：温度为600摄氏度～1200摄氏度，时间为1秒～300秒。

在其他实施例中，所述退火工艺包括：闪光退火(flashanneal，flaann)或者超短脉冲退火(millisecondanneal)。

在本实施例中，形成所述保护层之后，进行退火处理，有利于活化第一侧墙205内离子的活性，有利于提高第一侧墙205性能的稳定性。

请参考图10，在栅极结构203、第一侧墙205和保护层207两侧的鳍部202内形成轻掺杂区208。

所述轻掺杂区208的形成工艺包括离子注入工艺，所述离子注入工艺包括轻掺杂离子，所述请掺杂离子的导电类型与晶体管的类型密切相关。

在本实施例中，晶体管的类型为nmos晶体管，因此，所述轻掺杂离子为n型离子，如：磷离子或者砷离子。在其他实施例中，晶体管的类型为pmos晶体管，因此，所述轻掺杂离子为p型离子，如：硼离子。

请参考图11，形成所述轻掺杂区208之后，在所述基底200、栅极结构203、第一侧墙205的顶部表面、以及保护层207的侧壁和顶部表面形成第二侧墙膜209。

所述第二侧墙膜209的材料包括氮化硅，所述第二侧墙膜209的形成工艺包括原子层沉积工艺。所述第二侧墙膜209用于后续形成第二侧墙。

请参考图12，去除基底200、栅极结构203、第一侧墙205和保护层207顶部表面的第二侧墙膜209(见图11)，在所述保护层207的侧壁形成第二侧墙210。

去除基底200、栅极结构203、第一侧墙205和保护层207顶部表面的第二侧墙膜209的工艺包括各向异性干法刻蚀工艺。所述各向异性干法刻蚀工艺在垂直于基底200表面的方向上有较高的刻蚀速率，但是并不意味着所述各向异性干法刻蚀工艺在平行于基底200表面的方向上完全没有刻蚀速率，因此，在去除基底200、栅极结构203、第一侧墙205和保护层207顶部表面的第二侧墙膜209的过程中，栅极结构203侧壁的第二侧墙膜209也被刻蚀。尽管所述第二侧墙膜209通过原子层沉积工艺形成，但是也难以保证第二侧墙209的厚度完全相同，在栅极结构203侧壁第二侧墙膜209较薄的地方可能被所述各向异性干法刻蚀工艺刻穿，暴露出第一侧墙205的部分侧壁。然而，由于所述第一侧墙205的材料与第二侧墙膜209的材料不同，即使第一侧墙205的部分侧壁被暴露出，所述各向异性干法刻蚀工艺对第一侧墙205的刻蚀速率也较慢。具体的，所述各向异性干法刻蚀工艺对第二侧墙膜209和第一侧墙205的刻蚀选择比为：1:1～8:1，使得形成第二侧墙210后，第一侧墙205未被刻穿，所述第一侧墙205保护栅极结构203的能力较强，有利于提高栅极结构203的性能。

所述第二侧墙210的材料包括氮化硅。所述第二侧墙210用于定义后续形成的源漏掺杂区的位置。

请参考图13，在所述栅极结构203、第一侧墙205、保护层207和第二侧墙210两侧的基底200内形成源漏掺杂区211。

所述源漏掺杂区211的形成步骤包括：在栅极结构202、第一侧墙205、保护层207和第二侧墙210两侧的鳍部202内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入源漏离子。

所述源漏开口的形成步骤包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述外延层和源漏离子的导电类型均与晶体管的类型相关。在本实施例中，晶体管为nmos晶体管，因此，所述外延层的材料包括：碳化硅或者硅，所述源漏离子为n型离子，如：磷离子或者砷离子。在其他实施例中，晶体管为pmos晶体管，因此，外延层的材料包括：硅锗或者硅，所述第源漏离子为p型离子，如：硼离子。

在本实施例中，所述外延层的形成工艺包括外延生长工艺。采用外延生长工艺形成所述外延层的过程中，由于所述栅极结构203的侧壁被第一侧墙205、保护层207和第二保护层210保护，所述栅极结构203的顶部表面有第二掩膜层保护，因此，栅极结构203的侧壁和顶部表面不会额外外延生长，所述栅极结构203的形貌较好，有利于提高栅极结构203的形貌。

相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图12，包括：

基底200，所述基底200上具有栅极结构203；

位于栅极结构203侧壁上的第一侧墙205，所述第一侧墙205内具有逸散离子；

位于所述第一侧墙205的侧壁的保护层207；

分别位于所述栅极结构203、第一侧墙205和保护层207两侧基底200内的轻掺杂区208；

位于所述保护层207侧壁的第二侧墙210。

所述第一侧墙205与第二侧墙210的刻蚀选择比为：1:1～8:1，所述第一侧墙205的介电常数为：5～9。

所述第一侧墙205的材料包括：硅氧碳氮化合物，所述逸散离子为氮离子；所述第二侧墙的材料包括氮化硅。

所述保护层207的材料包括：氧化硅、氮化硅或者非晶硅。所述保护层207的厚度为：1埃～50埃。

所述半导体结构还包括：位于栅极结构203、第一侧墙205、保护层207和第二侧墙210两侧基底200内的源漏掺杂区。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。