用于系统级封装的防静电装置的制作方法

本发明属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置。

背景技术：

静电放电(Electro-Static Discharge,简称ESD)事件常见于日常生活中，且一些较大放电可由人类感官检测到，较小放电不被人类感官所注意到，因为放电强度与发生放电的表面积的比率非常小。ESD是器件及其集成电路(Integrated Circuit，简称IC)失效的主要因素，这是因为器件或产品在制造、封装、测试及使用过程中均可能产生静电，当人们在不知情况的条件下，使这些物体相互接触，形成放电通路，从而导致产品功能失效，或永久性毁坏。由此可知，ESD保护问题一直是集成电路设计领域的重要课题之一。随着集成电路规模的不断增加，ESD保护设计的难度也在不断增大。

随着计算机、通讯、汽车电子、航空航天工业和其他消费类系统领域的发展，对半导体芯片的尺寸和功耗的要求不断提高、即需要更小、更薄、更轻、高可靠、多功能、低功耗和低成本的芯片，在这种背景下三维封装技术应运而生。在二维封装技术的封装密度已达极限的情况下，更高密度的三维(3D)封装技术的优势不言而喻。

硅通孔(Through-Silicon Via，简称TSV)技术是3D集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于TSV技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片，成为了目前电子封装技术中最引人注目的一种技术。

转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。

技术实现要素：

为了提高3D集成电路的抗静电能力，本发明提供了一种用于系统级封装的防静电装置；本发明要解决的技术问题通过以下技术方案实现：

本发明的实施例提供了一种用于系统级封装的防静电装置，包括：Si衬底101、晶闸管又叫可控硅(Silicon Controlled Rectifier,SCR)102、隔离区103、TSV区104、互连线105及金属凸点106；其中，

隔离区103和TSV区104均上下贯通Si衬底101；SCR管102设置于Si衬底101内；隔离区103设置于SCR管102的两侧；TSV区104设置于由SCR管102和隔离区103形成区域的两侧；互连线105设置于Si衬底101上用于连接TSV区104的第一端面和SCR管102；金属凸点106设置于TSV区104的第一端面上。

在本发明的一个实施例中，SCR管包括：N阱区和P阱区；其中，N阱区包括N阱接触区2021和阳极2022；P阱区包括阴极2023和P阱接触区2024。

在本发明的一个实施例中，N阱区的掺杂杂质为磷，掺杂浓度优选1×10¹⁷cm^-3；P阱区的掺杂杂质为硼，掺杂浓度优选1×10¹⁸cm^-3。

在本发明的一个实施例中，Si衬底101的掺杂类型为P型，掺杂浓度为1×10¹⁴cm^-3，厚度为80～120μm。

在本发明的一个实施例中，TSV区104的第一端面和SCR管102与互连线105之间均设置有钨插塞。

在本发明的一个实施例中，防静电装置还包括设置于Si衬底101表面的SiO₂绝缘层。

在本发明的一个实施例中，TSV区104内的填充材料为多晶硅，多晶硅的掺杂浓度为2×10²¹cm^-3，掺杂材料为磷。

在本发明的一个实施例中，TSV区104的第二端面和金属凸点106之间设置有钨插塞。

在本发明的一个实施例中，互连线105和金属凸点106的材料为铜。

在本发明的一个实施例中，隔离区103和TSV区104的深度为80～120μm。

与现有技术相比，本发明具有以下有益效果：

1、本发明通过在TSV转接板上加工ESD防护器件——SCR管形成系统级封装的防静电装置，增强了层叠封装芯片的抗静电能力；

2、本发明通过在防静电装置上设置SCR管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；

3、本发明提供的防静电装置的SCR管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种用于系统级封装的防静电装置结构示意图；

图2为本发明实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图；

图3a-图3i为本发明实施例提供的另一种防静电装置的制备方法流程图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种用于系统级封装的防静电装置结构示意图，包括：

Si衬底101、SCR管102、隔离区103、TSV区104、互连线105及金属凸点106；其中，

隔离区103和TSV区104均上下贯通Si衬底101；SCR管102设置于Si衬底101内；隔离区103设置于SCR管102的两侧；TSV区104设置于由SCR管102和隔离区103形成区域的两侧；互连线105设置于Si衬底101上用于连接TSV区104的第一端面和SCR管102；金属凸点106设置于TSV区104的第一端面上。

进一步地，SCR管包括：N阱区和P阱区；其中，N阱区包括N阱接触区2021和阳极2022；P阱区包括阴极2023和P阱接触区2024。

优选地，N阱区的掺杂杂质为磷，掺杂浓度优选1×10¹⁷cm^-3；P阱区的掺杂杂质为硼，掺杂浓度优选1×10¹⁸cm^-3。

优选地，Si衬底101的掺杂类型为P型，掺杂浓度为1×10¹⁴cm^-3，厚度为80～120μm。

优选地，TSV区104的第一端面和SCR管102与互连线105之间均设置有钨插塞。

具体地，防静电装置还包括设置于Si衬底101上下表面的SiO₂绝缘层。

优选地，TSV区104内的填充材料为多晶硅，多晶硅的掺杂浓度为2×10²¹cm^-3，掺杂材料为磷。

具体地，TSV区104的第二端面和金属凸点106之间设置有钨插塞。

优选地，互连线105和金属凸点106的材料为铜。

优选地，隔离区103和TSV区104的深度为80～120μm。

本实施例提供的防静电装置通过在防静电装置上设置ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供防静电装置在SCR管周围设置上下贯通的隔离区，具有较小的漏电流和寄生电容。

实施例二

请参照图2，图2为本发明实施例提供的一种用于系统级封装的防静电装置的制备方法流程示意图，本实施例在上述实施例的基础上，对本发明的防静电装置的制备方法进行详细描述如下。具体地，包括如下步骤：

S101、选取Si衬底；

S102、刻蚀Si衬底分别形成TSV孔和隔离沟槽；

S103、填充隔离沟槽和TSV分别形成多个隔离区和TSV区；

S104、在两个隔离区之间制备SCR管的N阱区和P阱区；

S105、制备SCR管的N阱接触区、阴极、P阱接触区和阳极；

S106、在TSV区的第一端面与SCR管之间形成互连线；

S107、在TSV区的第二端面制备金属凸点以完成防静电装置的制备。

优选地，S102可以包括：

S1021、利用光刻工艺，在Si衬底的上表面形成TSV和隔离沟槽的刻蚀图形；

S1022、利用深度反应离子刻蚀(Deep Reactive Ion Etching，简称DRIE)工艺，刻蚀Si衬底形成TSV和隔离沟槽；

其中，TSV和隔离沟槽的深度小于Si衬底的厚度。

优选地，S103可包括：

S1031、热氧化TSV和隔离沟槽以在TSV和隔离沟槽的内壁形成氧化层；

S1032、利用湿法刻蚀工艺，刻蚀氧化层以完成TSV和隔离沟槽内壁的平整化；

S1033、利用光刻工艺形成隔离沟槽的填充图形；

S1034、利用化学气相淀积(Chemical Vapor Deposition，简称CVD)工艺，在隔离沟槽内填充SiO₂形成隔离区；

S1035、利用光刻工艺形成TSV的填充图形；

S1036、利用CVD工艺，在TSV内填充多晶硅材料，并通入掺杂气体进行原位掺杂形成TSV区。

优选地，S104可以包括：

S1041、利用CVD工艺制备掩蔽层；

S1042、在两个隔离区之间光刻SCR管的N阱区图形，采用离子注入工艺进行N⁺注入，去除光刻胶，形成SCR管的N阱区；

S1043、在两个隔离区之间光刻SCR管的P阱区图形，采用离子注入工艺进行P⁺注入，去除光刻胶，形成SCR管的P阱区。

优选地，S105可以包括：

S1051、光刻N阱接触区和阴极图形，采用离子注入工艺进行N⁺注入，去除光刻胶，形成SCR管的N阱接触区和阴极；

S1052、光刻P阱接触区和阴极图形，采用离子注入工艺进行P⁺注入，去除光刻胶，形成SCR管的P阱接触区和阳极。

具体地，S107之前还包括：

x1、利用辅助圆片作为Si衬底上表面的支撑件；

x2、利用机械磨削减薄工艺对Si衬底下表面进行减薄；

x3、利用化学机械抛光(Chemical Mechanical Polishing，简称CMP)工艺，对Si衬底的下表面进行平整化处理，直到露出TSV区的第二端面。

优选地，S107可以包括：

S1071、利用溅射工艺，在Si衬底的下表面形成衬垫层和阻挡层，利用CVD工艺在TSV区的第二端面形成钨插塞；

S1072、淀积绝缘层，在TSV区的第二端面光刻金属凸点的图形，利用电化学镀铜工艺淀积金属，通过化学机械研磨工艺去除多余的金属，在TSV区的第二端面形成金属凸点；

S1073、拆除辅助圆片。

优选地，Si衬底的掺杂浓度为1×10¹⁴cm^-3，厚度为150～250μm。

优选地，TSV区和隔离区的深度为80～120μm。

本实施例提供的防静电装置的制备方法均可在现有的TSV工艺平台中实现，因此兼容性强，适用范围广；利用SCR管的维持电压低，能够承受很高的ESD电流，天然具有高的ESD鲁棒性特点，在转接板中制备SCR管，极大的提高了系统级封装时集成电路的抗静电能力。

实施例三

本实施例在上述实施例的基础上，对本发明的防静电装置的制备方法中具体参数举例描述如下。具体地，请参照图3a-图3i，图3a-图3i为本发明实施例提供的另一种防静电装置的制备方法流程图。

S201、如图3a所示，选取Si衬底201；

优选地，Si衬底的掺杂类型为P型，掺杂浓度为1×10¹⁴，厚度为150～250μm。

S202、如图3b所示，利用刻蚀工艺在Si衬底上制备TSV202及隔离沟槽203，可以包括如下步骤：

S2021、在1050℃～1100℃的温度下，利用热氧化工艺在Si衬底上表面生长一层800nm～1000nm的SiO₂层；

S2022、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV及隔离沟槽刻蚀图形；

S2023、利用DRIE工艺刻蚀Si衬底，形成深度为80～120μm的TSV及隔离沟槽；

S2024、利用CMP工艺，去除Si衬底上的SiO₂，对衬底表面进行平坦化。

优选地，两个隔离沟槽位于两个TSV之间。

S203、如图3c所示；利用CVD工艺，在Si衬底上淀积SiO₂对隔离沟槽进行填充形成隔离区，具体可以包括如下步骤：

S2031、在1050℃～1100℃的温度下，热氧化TSV及隔离沟槽的内壁形成厚度为200nm～300nm的氧化层；

S2032、利用湿法刻蚀工艺，刻蚀TSV及隔离沟槽的内壁的氧化层以完成TSV及隔离沟槽内壁的平整化。以防止TSV及隔离沟槽侧壁的突起形成电场集中区域；

S2033、利用光刻工艺，通过涂胶、光刻、显影等工艺完成隔离沟槽填充图形；

S2034、在690℃～710℃的温度下，利用低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，淀积SiO₂对隔离沟槽进行填充，形成隔离区；可以理解的是，该SiO₂材料主要用于隔离，其可以由未掺杂多晶硅等其他材料替代；

S2035、利用CMP工艺，对衬底表面进行平坦化。

S204、如图3d所示；利用CVD工艺，在Si衬底上淀积多晶硅材料对TSV进行填充，同时通入掺杂气体对多晶硅进行原位掺杂形成TSV区，具体可以包括如下步骤：

S2041、利用光刻工艺，通过涂胶、光刻、显影等工艺完成TSV填充图形；

S2042、在600℃～620℃的温度下，利用CVD工艺淀积多晶硅材料对TSV进行填充，同时通入掺杂气体进行原位掺杂，并实现掺杂元素的原位激活，形成高掺杂的多晶硅填充。这样在对TSV填充时可以形成杂质分布均匀、且高掺杂浓度的导电材料填充，利于减小TSV的电阻。多晶硅掺杂浓度优选2×10²¹cm^-3，掺杂杂质优选磷；

S2043、利用CMP工艺对衬底表面进行平坦化。

S205、如图3e所示；在两个隔离区之间制SCR管的N阱区204和P阱区205，具体可以包括如下步骤：

S2051、在1050℃～1100℃的温度下，利用热氧化工艺，在Si衬底表面形成SiO₂缓冲层；

S2052、在700℃～800℃的温度下，利用LPCVD工艺，在Si衬底表面淀积Si₃N₄层；

S2053、光刻N阱区，采用带胶离子注入工艺进行磷注入，去除光刻胶，形成SCR管的N阱区，掺杂浓度优选1×10¹⁷cm^-3；

S2054、将衬底在950℃温度下，退火2.5h，进行N阱的推进；

S2055、利用湿法刻蚀工艺，去除衬底表面的Si₃N₄层；

S2056、光刻P阱区，采用带胶离子注入工艺进行硼注入，去除光刻胶，形成SCR管的P阱区，掺杂浓度优选1×10¹⁸cm^-3；

S2057、将衬底在950℃温度下，退火2.5h，进行P阱的推进。

S206、如图3f所示；制备SCR管的N阱接触区206、阴极207、阳极208和P阱接触区209，具体可以包括如下步骤：

S2061、光刻N阱接触区和阴极，采用带胶离子注入工艺进行N⁺注入，去除光刻胶，形成SCR管的N阱接触区和N⁺阴极。掺杂浓度优选1.5×10²⁰cm^-3，掺杂杂质优选磷；

S2062、光刻P阱接触区和阴极，采用带胶离子注入工艺进行P⁺注入，去除光刻胶，形成SCR管的P阱接触区和P⁺阳极。掺杂浓度优选1.5×10²⁰cm^-3，掺杂杂质优选硼；

S2063、将衬底在950～1100℃温度下，退火15～120s，进行杂质激活。

S207、如图3g所示；利用电镀工艺在Si衬底上表面形成铜互连线210，具体可以包括如下步骤：

S2071、利用等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺，在衬底表面淀积SiO₂层；

S2072、在TSV区的第一端以及SCR管的N阱接触区、阴极、P阱接触区和阳极，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；

S2073、利用CVD工艺，在TSV区的第一端以及SCR管的N阱接触区、阴极、P阱接触区和阳极淀积Ti膜、TiN膜和钨以形成钨插塞；

S2074、利用CMP工艺对衬底表面进行平坦化；

S2075、淀积SiO₂绝缘层，光刻铜互连图形，利用电化学镀铜的方法淀积铜，通过化学机械研磨的方法去除多余的铜，形成TSV区的第一端与MOS管串接铜互连线；

S2076、利用CMP工艺对衬底表面进行平坦化。

进一步地，在制备铜互连线时，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。

S208、如图3h所示；利用化学机械抛光工艺对Si衬底进行减薄，漏出TSV区，具体可以包括如下步骤：

S2081、利用高分子材料作为中间层，将Si衬底上表面与辅助圆片键合，通过辅助圆片的支撑完成Si衬底的减薄；

S2082、利用机械磨削减薄工艺对Si衬底下表面进行减薄，直到减到略大于TSV区深度的厚度，优选大于TSV深度10μm；

S2083、利用CMP工艺对Si衬底下表面进行平整，直到露出TSV区；

S209、如图3i所示；在Si衬底下表面利用电镀铜的方法形成铜凸点211，具体可以包括如下步骤：

S2091、利用PECVD工艺，在衬底下表面淀积SiO₂层；

S2092、在TSV区的第二端，利用光刻工艺，通过涂胶、光刻、显影等工艺完成接触孔图形；

S2093、利用CVD工艺，在TSV区的第二端淀积Ti膜、TiN膜和钨以形成钨插塞；

S2094、利用CMP工艺对衬底表面进行平坦化；

S2095、淀积SiO₂绝缘层，在TSV区的第二端光刻铜凸点图形，利用电化学镀铜工艺淀积铜，通过化学机械研磨工艺去除多余的铜，刻蚀SiO₂层，在TSV区的第二端形成铜凸点；

S2096、利用加热机械的方法拆除临时键合的辅助圆片。

本实施例提供的用于系统级封装的防静电装置的制备方法，采用SCR管器件周边被SiO₂绝缘层包围的工艺，可有效减小有源区与衬底间的寄生电容。本发明在考虑工艺可行性的基础上通过优化设置一定长度的TSV孔及利用给定范围的掺杂浓度，并且考虑器件的电流通过能力，减小了寄生电容和电阻，并利用TSV孔引入的电感对器件的寄生电容进行一定程度的调谐，在提高系统级封装抗ESD能力的同时扩大了ESD保护电路的工作范围

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。例如，本发明中提及的多个隔离区仅仅是依据本发明提供的器件结构截面图进行说明，其中，多个隔离区也可以是某一个整体中例如环状体的截面图显示的第一部分和第二部分，对于本发明所属技术领域的普通技术人员来说，不应局限于这些说明，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。