一种电荷耦合功率MOSFET器件的制作方法

本实用新型涉及一种半导体器件，尤其是一种电荷耦合功率MOSFET器件，属于半导体器件技术领域。

背景技术：

自20世纪九十年代以来，功率MOSFET最主要的研究方向就是不断减小其正向导通电阻（Ron）。如今，功率沟槽MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限（表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系）。RESURF技术（REduced SURface Field，降低表面电场）的提出，可令耐压为600V的功率沟槽MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅型沟槽（Split-Gate Trench）MOSFET器件结构，可在低、中压（20V~300V）范围内，打破硅材料的一维极限，拥有较低的正向导通电阻，器件性能优越。

公开号为102280487A的中国专利《一种新型沟槽结构的功率MOSFET器件及其制造方法》，公开了一种分裂栅型沟槽MOSFET器件结构及制造方法。其提出的功率MOSFET器件的特征导通电阻较普通功率MOSFET器件降低了约40%，导通电阻小，栅漏电荷小，器件特性得到大幅提升。但仍然存在不足，其工艺制程共需采用6层掩膜版，分别为沟槽刻蚀掩膜版、场氧刻蚀掩膜版、栅极导电多晶硅掩膜版、N+注入掩膜版、接触孔刻蚀掩膜版、金属层刻蚀掩膜版，其掩膜版层数偏多，工艺复杂，工艺成本高，影响市场竞争力。其栅极导电多晶硅的引出方式，如图1所示，首先在栅极导电多晶硅刻蚀工序，采用一层栅极导电多晶硅掩膜版进行选择性刻蚀，将栅极导电多晶硅引至硅平面上方，其栅极导电多晶硅在硅平面上方连成一片，随后将栅极接触孔打在硅平面上方成片的栅极导电多晶硅上，供栅极金属连接，如此可避免栅极接触孔直接打在硅平面下方宽度较窄的栅极多晶硅上，此方案比较适用于早期光刻机能力有限的情况。

技术实现要素：

本实用新型的目的是克服现有技术中存在的不足，提供一种电荷耦合功率MOSFET器件，其导通电阻低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低，开关损耗低，工艺更为简单，成本更为低廉。

按照本实用新型提供的技术方案，所述电荷耦合功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型外延层及位于所述第一导电类型外延层下方的第一导电类型衬底，所述第一导电类型衬底；其特征是：

在所述MOSFET器件俯视平面上，所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽，所述有源区内包括若干规则排布且相互平行设置的第一沟槽，所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽；在所述MOSFET器件的截面上，所述第一沟槽和第二沟槽设置于第一导电类型外延层的上部，所述第一沟槽位于栅极引出区和有源区，所述第二沟槽位于终端保护区；

在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；

在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；

在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；

所述栅极金属与源极金属相互隔离。

进一步的，所述有源区和栅极引出区的第一沟槽之间的间距相同；所述终端保护区的第二沟槽的个数至少为1个，第二沟槽的宽度等于或者大于第一沟槽，第二沟槽与邻近第一沟槽的间距等于第一沟槽之间的间距，第二沟槽之间的间距等于或者大于第一沟槽之间的间距。

进一步的，所述第四绝缘氧化层的厚度等于第三绝缘氧化层的厚度；所述第三绝缘氧化层的厚度大于第一绝缘氧化层的厚度；所述第二绝缘氧化层的厚度大于第一绝缘氧化层的厚度。

进一步的，所述第一导电多晶硅和第三导电多晶硅均与源极金属电性连接。

进一步的，所述第一导电类型衬底的浓度大于第一导电类型外延层的浓度。

进一步的，所述MOSFET器件的源极金属、栅极金属和绝缘介质层的上方可选择性设置一层表面钝化层。

进一步的，所述半导体基板的第二主面下方设有漏极金属。

进一步的，所述第一沟槽内的第二绝缘氧化层的厚度为200Å~1000 Å；所述第一沟槽内的第三绝缘氧化层的厚度及第二沟槽内的第四绝缘氧化层的厚度为1000Å~10000 Å。

进一步的，所述第一导电多晶硅、第二导电多晶硅和第三导电多晶硅均为重掺杂多晶硅材料。

本实用新型具有以下优点：

1、在第一沟槽和第二沟槽内分别设置第一导电多晶硅和第三导电多晶硅，其中第一导电多晶硅和第三导电多晶硅深度较深，第一导电多晶硅在第二导电类型掺杂区下方的部分被较厚的第三绝缘氧化层所包覆，第三导电多晶硅则整个被较厚的第四绝缘氧化层所包覆，并且第一导电多晶硅和第三导电多晶硅均与源极金属电性连接，当在器件的漏极金属和源极金属间施加反向电压时，相邻沟槽之间会产生横向电场，结合第二导电类型掺杂层和第一导电类型外延层所构成P-N结产生的纵向电场，形成二维电场耗尽区，突破硅材料的一维限制，在满足与传统沟槽功率MOSFET器件相同耐压需求的前提下，本实用新型功率MOSFET器件中的第一导电类型外延层电阻率降低，从而大幅降低器件的导通电阻。

2、通过从宽度较窄的第二导电多晶硅上方直接开孔的方式，省去1层掩膜版，保证器件高性能的同时，减少掩膜版数量，简化工艺流程，减低工艺成本，增强产品的市场竞争力，缓解了现有技术MOSFET器件工艺复杂，成本高的问题。

3、在本实用新型中，形成元胞结构的制造工艺都是借助于已广泛使用的一些半导体制造技术的工艺来实现的，并未增加工艺实施难度，因此，利于推广和批量生产。

附图说明

图1为现有技术功率MOSFET的结构剖视图。

图2为本实用新型所述电荷耦合功率MOSFET器件的俯视平面图。

图2AA为图2的AA截面的结构剖视图。

图2BB为图2的BB截面的结构剖视图。

图3AA~图18AA为本实用新型实施例具体实施时AA截面的剖视图，其中，

图3AA为所述半导体基板的AA截面剖视图。

图4AA为得到硬掩膜层窗口后的AA截面剖视图。

图5AA为得到第一沟槽和第二沟槽后的AA截面剖视图。

图6AA为得到第一导电多晶硅淀积孔和第三导电多晶硅淀积孔后的AA截面剖视图。

图7AA为得到第一导电多晶硅材料层的AA截面剖视图。

图8AA为得到第一导电多晶硅和第三导电多晶硅后的AA截面剖视图。

图9AA为得到第三绝缘氧化层后的AA截面剖视图。

图10AA为得到第二导电多晶硅淀积孔后的AA截面剖视图。

图11AA为得到第二导电多晶硅材料层后的AA截面剖视图。

图12AA为得到第二导电多晶硅后的AA截面剖视图。

图13AA为得到P阱掺杂区后的AA截面剖视图。

图14AA为得到N+掺杂区后的AA截面剖视图。

图15AA为得到接触孔后的AA截面剖视图。

图16AA为得到接触孔填充金属后的AA截面剖视图。

图17AA为得到源极金属和栅极金属后的AA截面剖视图。

图18AA为得到漏极金属后的AA截面剖视图。

图3BB~图18 BB为本实用新型实施例具体实施时BB截面的剖视图，其中，

图3 BB为所述半导体基板的BB截面剖视图。

图4 BB为得到硬掩膜层窗口后的BB截面剖视图。

图5 BB为得到第一沟槽和第二沟槽后的BB截面剖视图。

图6 BB为得到第一导电多晶硅淀积孔和第三导电多晶硅淀积孔后的BB截面剖视图。

图7 BB为得到第一导电多晶硅材料层的BB截面剖视图。

图8 BB为得到第一导电多晶硅和第三导电多晶硅后的BB截面剖视图。

图9 BB为得到第三绝缘氧化层后的BB截面剖视图。

图10 BB为得到第二导电多晶硅淀积孔后的BB截面剖视图。

图11 BB为得到第二导电多晶硅材料层后的BB截面剖视图。

图12 BB为得到第二导电多晶硅后的BB截面剖视图。

图13 BB为得到P阱掺杂区后的BB截面剖视图。

图14 BB为得到N+掺杂区后的BB截面剖视图。

图15 BB为得到接触孔后的BB截面剖视图。

图16 BB为得到接触孔填充金属后的BB截面剖视图。

图17 BB为得到源极金属和栅极金属后的BB截面剖视图。

图18 BB为得到漏极金属后的BB截面剖视图。

附图标记说明：1-N+衬底、2-N型外延层、3-第一沟槽、4-第二沟槽、5-第三绝缘氧化层、6-第四绝缘氧化层、7-第一导电多晶硅、8-第三导电多晶硅、9-第二绝缘氧化层、10-第一绝缘氧化层、11-第二导电多晶硅、12-P阱掺杂区、13-N+掺杂区、14-绝缘介质层、15-第一接触孔、16-第一接触孔填充金属、17-第二接触孔、18-第二接触孔填充金属、19-第三接触孔、20-第三接触孔填充金属、21-第四接触孔、22-第四接触孔填充金属、23-第五接触孔、24-第五接触孔填充金属、25-源极金属、26-栅极金属、27-漏极金属、28-第一主面、29-第二主面、30-硬掩膜层、31-硬掩膜层窗口、32-第一绝缘氧化材料层、33-第一导电多晶硅淀积孔、34-第三导电多晶硅淀积孔、35-第一导电多晶硅材料层、36-第二绝缘氧化材料层、37-第二导电多晶硅淀积孔、38-第二导电多晶硅材料层。

具体实施方式

下面结合具体附图对本实用新型作进一步说明。

以下具体实施方式的描述中，以N型MOSFET器件为例，如图2所示，在本实用新型所述MOSFET器件的俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；在所述MOSFET器件的截面上，半导体基板包括N型外延层2及位于所述外延层2下方的N+衬底1，所述N+衬底1邻接N型外延层2，N+衬底1的浓度大于N型外延层2的浓度。半导体基板具有相对应的第一主面28与第二主面29，N型外延层2的表面形成第一主面28，N+衬底1的表面形成第二主面29，第一主面28和第二主面29相对应分布。

如图2所示，在所述MOSFET器件俯视平面上，所述栅极引出区被终端区环绕；所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽3，所述第一沟槽3内壁设有第一绝缘氧化层10，第一导电多晶硅7位于所述第一沟槽3的中央，所述第一导电多晶硅7被第二绝缘氧化层9包围，第二导电多晶硅11位于所述第一绝缘氧化层10和第二绝缘氧化层9之间；所述栅极引出区设有第三接触孔19，所述第三接触孔19位于第一导电多晶硅7两侧，且位于第二导电多晶硅11之上，第三接触孔填充金属20与第二导电多晶硅11电性相连；所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽4，所述第二沟槽4环绕所述第一沟槽3；所述第二沟槽4中央设有第三导电多晶硅8；所述终端保护区设有第四接触孔21，所述第四接触孔21位于第三导电多晶硅8之上，第四接触孔填充金属22与第三导电多晶硅8电性相连；栅极金属26位于栅极引出区之上，所述栅极金属26与第三接触孔填充金属20相连；源极金属25位于终端保护区之上，所述源极金属25与第四接触孔填充金属22相连；所述栅极金属26与源极金属25相互隔离；

如图2AA所示，在所述MOSFET器件俯视平面的AA截面上，包括栅极引出区和终端保护区；所述N型外延层2内的上部设有第一沟槽3和第二沟槽4，所述第一沟槽3位于栅极引出区，所述第二沟槽4位于终端保护区；所述第一沟槽3内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层10和第三绝缘氧化层5，所述第一绝缘氧化层10生长于第一沟槽3侧壁的上部，第三绝缘氧化层5生长于第一沟槽3的下部并覆盖第一沟槽3侧壁的下部及底部，第一绝缘氧化层10与第三绝缘氧化层5上下连接；第一沟槽3内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅7和第二导电多晶硅11，所述第一导电多晶硅7与第二导电多晶硅11均由第一沟槽3的上部向下延伸，且第一导电多晶硅7在第一沟槽3内延伸的距离大于第二导电多晶硅11延伸的距离；第一导电多晶硅7位于第一沟槽3的中心区，第二导电多晶硅11位于第一导电多晶硅7的两侧，第一导电多晶硅7与第二导电多晶硅11间通过第二绝缘氧化层9隔离，所述第二绝缘氧化层9与第三绝缘氧化层5上下连接；第二导电多晶硅11与第一沟槽3内壁通过第一绝缘氧化层10隔离；所述第一沟槽3之间及第一沟槽3和邻近第二沟槽4之间设有P阱掺杂区12，所述P阱掺杂区12由第一主面28向下延伸，其深度小于第二导电多晶硅11的深度；所述栅极引出区的第一主面28上方由绝缘介质层14覆盖，第二导电多晶硅11的上方设有第三接触孔19，所述第三接触孔19内填充第三接触孔填充金属20，所述第三接触孔填充金属20与第二导电多晶硅11欧姆接触；栅极引出区上方设有栅极金属26，所述栅极金属26覆盖于绝缘介质层14及第三接触孔填充金属20上，栅极金属26与第三接触孔填充金属20电性相连；所述第二沟槽4内淀积有第三导电多晶硅8，且第三导电多晶硅8位于第二沟槽4的中心区；第二沟槽4内设有第四绝缘氧化层6，所述第四绝缘氧化层6覆盖第二沟槽4的侧壁及底部，同时覆盖终端保护区的第一主面28上方；第三导电多晶硅8与第二沟槽4内壁通过第四绝缘氧化层6隔离；所述终端保护区的第一主面28上方由第四绝缘氧化层6和绝缘介质层14覆盖；所述第三导电多晶硅8的上方设有第四接触孔21，所述第四接触孔21内填充第四接触孔填充金属22，所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；终端保护区上方设有源极金属25，所述源极金属25覆盖于绝缘介质层14之上；源极金属25与第四接触孔填充金属22电性相连；

如图2所示，在所述MOSFET器件俯视平面上，所述有源区被终端区环绕；所述有源区内包括若干规则排布且相互平行设置的第一沟槽3，所述第一沟槽3内壁设有第一绝缘氧化层10，第一导电多晶硅7位于所述第一沟槽3的中央，所述第一导电多晶硅7被第二绝缘氧化层9包围，第二导电多晶硅11位于所述第一绝缘氧化层10和第二绝缘氧化层9之间；所述有源区设有第一接触孔15、第二接触孔17和第五接触孔23，所述第一接触孔15位于第一沟槽3之间，所述第二接触孔17位于第一导电多晶硅7之上，第二接触孔填充金属18与第一导电多晶硅7电性相连，所述第五接触孔23位于第一沟槽3和邻近的第二沟槽4之间；所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽4，所述第二沟槽4环绕所述第一沟槽3；所述第二沟槽4中央设有第三导电多晶硅8；所述终端保护区设有第四接触孔21，所述第四接触孔21位于第三导电多晶硅8之上，第四接触孔填充金属22与第三导电多晶硅8电性相连；源极金属25位于有源区和终端保护区之上，所述有源金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22和第五接触孔填充金属24电性相连；

如图2BB所示，在所述MOSFET器件俯视平面的BB截面上，包括有源区和终端保护区；所述N型外延层2内的上部设有第一沟槽3和第二沟槽4；所述第一沟槽3位于有源区，所述第二沟槽4位于终端保护区；所述第一沟槽3内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层10和第三绝缘氧化层5，所述第一绝缘氧化层10生长于第一沟槽3侧壁的上部，第三绝缘氧化层5生长于第一沟槽3的下部并覆盖第一沟槽3侧壁的下部及底部，第一绝缘氧化层10与第三绝缘氧化层5上下连接；第一沟槽3内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅7和第二导电多晶硅11，所述第一导电多晶硅7与第二导电多晶硅11均由第一沟槽3的上部向下延伸，且第一导电多晶硅7在第一沟槽3内延伸的距离大于第二导电多晶硅11延伸的距离；第一导电多晶硅7位于第一沟槽3的中心区，第二导电多晶硅11位于第一导电多晶硅7的两侧，第一导电多晶硅7与第二导电多晶硅11间通过第二绝缘氧化层9隔离，所述第二绝缘氧化层9与第三绝缘氧化层5上下连接；第二导电多晶硅11与第一沟槽3内壁通过第一绝缘氧化层10隔离；所述第一沟槽3之间及第一沟槽3和邻近第二沟槽4之间设有P阱掺杂区12，所述P阱掺杂区12由第一主面28向下延伸，其深度小于第二导电多晶硅11的深度；所述有源区的第一主面28上方由绝缘介质层14覆盖，第一导电多晶硅7的上方设有第二接触孔17，所述第二接触孔17内填充第二接触孔填充金属18，所述第二接触孔填充金属18与第一导电多晶硅7欧姆接触；相邻的第一沟槽3间相对应的外壁上方均带有N+掺杂区13，所述N+掺杂区13的结深小于所述P阱掺杂区12的结深；相邻第一沟槽3之间设有第一接触孔15，所述第一接触孔15内填充有第一接触孔填充金属16，所述第一接触孔填充金属16与N+掺杂区13和P阱掺杂区12欧姆接触；所述第一沟槽3和邻近第二沟槽4之间设有第五接触孔23，所述第五接触孔23内填充有第五接触孔填充金属24，所述第五接触孔填充金属24与所述P阱掺杂区12欧姆接触；所述第二沟槽4内淀积有第三导电多晶硅8，且第三导电多晶硅8位于第二沟槽4的中心区；第二沟槽4内设有第四绝缘氧化层6，所述第四绝缘氧化层6覆盖第二沟槽4的侧壁及底部，同时覆盖终端保护区的第一主面28上方；第三导电多晶硅8与第二沟槽4内壁通过第四绝缘氧化层6隔离；所述终端保护区的第一主面28上方由第四绝缘氧化层6和绝缘介质层14覆盖；所述第三导电多晶硅8的上方设有第四接触孔21，所述第四接触孔21内填充第四接触孔填充金属22，所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；有源区和终端保护区上方设有源极金属25，所述源极金属25覆盖于绝缘介质层14、第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22及第五接触孔填充金属24之上，源极金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22及第五接触孔填充金属24电性相连。

上述结构的功率MOSFET器件，通过下述工艺步骤实现：

a、提供具有两个相对主面的半导体基板，所述半导体基板包括N+衬底1及位于所述N+衬底1上方的N型外延层2，N型外延层2的上表面形成半导体基板的第一主面28，N+衬底1的下表面形成半导体基板的第二主面29；

如图3AA和图3BB所示：所述N型外延层2邻接N+衬底1；半导体基板的材料包括硅；

b、在上述半导体基板的第一主面上28设置硬掩膜层30，选择性地掩蔽和刻蚀硬掩膜层30，以得到所需贯通硬掩膜层的掩膜层窗口31；

如图4AA和图4BB所示：所述硬掩膜层30可以采用LPTEOS、热氧化二氧化硅加化学气相淀积二氧化硅或热氧化二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜层；

c、利用上述硬掩膜层窗口31，在第一主面上28通过各向异性干法刻蚀半导体基板，在半导体基板的N型外延层2内形成沟槽，所述沟槽包括第一沟槽3和第二沟槽4，第一沟槽3和第二沟槽4的深度均小于N型外延层2的厚度，第二沟槽4的宽度等于第一沟槽3的宽度；

如图5AA和图5BB所示：所述第一沟槽3和第二沟槽4为同一步工艺刻蚀而成，第一沟槽3和第二沟槽4均从第一主面28向下延伸；

d、去除上述第一主面28上的硬掩膜层30，并在第一主面28及沟槽内壁生长第一绝缘氧化材料层32，得到位于第二沟槽4内壁及第一主面28上的第四绝缘氧化层6、以及位于第一沟槽3内壁的第三绝缘氧化层5，且在第一沟槽3和第二沟槽4的中心区分别形成第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34；

如图6AA和图6BB所示：所述第一绝缘氧化材料层32在第一沟槽3下部的厚度与第三绝缘氧化层5的厚度一致；所述第一绝缘氧化材料层32在第一沟槽3内的总宽度小于第一沟槽3的宽度，在第二沟槽4内的总宽度小于第二沟槽4的宽度，从而能够在第一沟槽3和第二沟槽4的中心区分别形成第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34；

e、在上述第一主面28上淀积第一导电多晶硅材料层35，所述第一导电多晶硅材料层35覆盖于第一绝缘氧化材料层32上，并填充于第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34内；

如图7AA和图7BB所示：通过淀积第一导电多晶硅材料层35，将第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34均填满；

f、通过各向异性干法刻蚀，回刻第一主面28上的第一导电多晶硅材料层35，得到位于第一沟槽3内的第一导电多晶硅7和第二沟槽4内的第三导电多晶硅8；

如图8AA和图8BB所示：通过各向异性干法刻蚀，可形成第一沟槽3内的第一导电多晶硅7和第二沟槽4内的第三导电多晶硅8；

g、通过光刻掩膜方式，选择性腐蚀去除有源区和栅极引出区表面的第一绝缘氧化材料层32，同时去除第一沟槽3内壁上部的第一绝缘氧化材料层32，得到位于第一沟槽下部的第三绝缘氧化层5；

如图9AA和图9BB所示：去除第一主面28上，第一绝缘栅氧化层材料32，并去除需要形成第一绝缘氧化层10部位的第一绝缘氧化材料层32，从而得到第三绝缘氧化层5，所述第三绝缘氧化层5包覆第一导电多晶硅7的下部；第三绝缘栅氧化层5的厚度为1000Å~10000 Å；

h、在上述半导体基板的第一主面28上生长第二绝缘氧化材料层36，所述第二绝缘氧化材料层36覆盖于第一主面28和第四绝缘氧化层6上，并覆盖于第一沟槽3上部内壁，且得到包覆第一导电多晶硅7的第二绝缘氧化层9；第一绝缘氧化层10与第一沟槽3侧壁上的第二绝缘氧化材料层36间形成第二导电多晶硅淀积孔37；

如图10AA和图10BB所示：通过第二绝缘栅氧化材料层36可同时形成第一绝缘氧化层10及第二绝缘氧化层9，第一绝缘氧化层10与第三绝缘氧化层9为同一工艺制造层；通过第二导电多晶硅淀积孔37可形成第二导电多晶硅11；第一绝缘栅氧化层10的厚度为200Å~1000 Å；

i、在上述半导体基板的第一主面28淀积第二导电多晶硅材料层38，所述第二导电多晶硅材料层38覆盖于第二绝缘氧化材料层36及第二绝缘氧化层9上，并填充于第二导电多晶硅淀积孔37内；

如图11AA和图11BB所示：通过淀积第二导电多晶硅材料层38，可在第二导电多晶硅淀积孔37内形成第二导电多晶硅11；

j、去除上述半导体基板的第一主面28上的第二导电多晶硅材料层38及第二绝缘氧化材料层36，得到位于第一沟槽3侧壁上部的第一绝缘氧化层10及位于第二导电多晶硅淀积孔37内的第二导电多晶硅11；

如图12AA和图12BB所示：同时去除第一主面28上的第二导电多晶硅材料层38及第二绝缘氧化材料层36，从而在第一沟槽3内同时得到第一绝缘栅氧化层10和第二导电多晶硅11；

k、在上述半导体基板的第一主面28上，自对准离子注入P型杂质离子，并通过高温推结形成P阱掺杂区12，所述P阱掺杂区12在N型外延层2内的深度小于第二导电多晶硅11在第一沟槽3内向下延伸的距离；

如图13AA和图13BB所示：自对准注入的P型杂质离子可为常用的B离子；

l、在上述半导体基板的第一主面28上，通过光刻掩膜方式，选择性注入高浓度的N型杂质离子，通过高温推结形成N+掺杂区13；

如图14AA和图14BB所示：注入高浓度的N型杂质离子可为As离子或者Ph离子，N+掺杂区13形成MOSFET器件的源区；

m、在上述半导体基板的第一主面28上淀积绝缘介质层14，对所述绝缘介质层14和第四绝缘氧化层6进行接触孔光刻和刻蚀，并刻蚀少量半导体基板，得到位于第一沟槽3之间的第一接触孔15，位于第一导电多晶硅7上方的第二接触孔17，位于第二导电多晶硅11上方的第三接触孔19，位于第三导电多晶硅8上方的第四接触孔21，及位于第二沟槽4和邻近第一沟槽3之间的第五接触孔23；

如图15AA和图15BB所示：不同接触孔位于不同局域，且对应氧化层的刻蚀厚度不相同，可通过调整接触孔的宽度，使各接触孔的深宽比基本一致，从而降低刻蚀工艺难度；半导体基板的刻蚀量为0.4um~0.5um；

n、在上述第一接触孔15、第二接触孔17、第三接触孔19、第四接触孔21、第五接触孔23内填充接触孔填充金属，得到位于接触孔内的接触孔填充金属，包括第一接触孔填充金属16、第二接触孔填充金属18、第三接触孔填充金属20、第四接触孔填充金属22、第五接触孔填充金属24。所述第一接触孔填充金属16与其下方的P阱掺杂区12及N+掺杂区13欧姆接触；所述第二接触孔填充金属18与第一导电多晶硅7欧姆接触；所述第三接触孔填充金属20与第二导电多晶硅11欧姆接触；所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；所述第五接触孔填充金属24与其下方的P阱掺杂区12欧姆接触；

如图16AA和图16BB所示：接触孔填充金属为钨、铜或铝；

o、在上述绝缘介质层和接触孔填充金属上淀积金属材料层，并对所述金属材料层进行光刻和刻蚀，得到源极金属25和栅极金属26；所述源极金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22和第五接触孔填充金属24连接成等电位；所述栅极金属26与第三接触孔填充金属20等电位相连；

如图17AA和图17BB所示：在绝缘介质层和接触孔填充金属上淀积金属材料层，并对所述金属材料层进行光刻和刻蚀，形成功率MOSFET器件的源极端和栅极端；

p、在上述半导体基板的第二主面29设置漏极金属27，所述漏极金属27与N+衬底1欧姆接触。

如图18AA和图18BB所示：在第二主面29上淀积漏极金属27，形成功率MOSFET器件的漏极端。

本实用新型实施例中，在第一沟槽3和第二沟槽4内分别设置第一导电多晶硅7和第三导电多晶硅8，其中第一导电多晶硅7和第三导电多晶硅8深度较深，第一导电多晶硅7在P阱掺杂层12下方的部分被较厚的第三绝缘氧化层5所包覆，第三导电多晶硅8则整个被较厚的第四绝缘氧化层6所包覆，并且第一导电多晶硅7和第三导电多晶硅8均与源极金属25电连接，当在器件的漏极金属27和源极金属25间施加反向电压时，相邻沟槽之间会产生横向电场，结合P阱掺杂层12和N型外延层2所构成P-N结产生的纵向电场，形成二维电场耗尽区，突破硅材料的一维限制，在满足与传统沟槽功率MOSFET器件相同耐压需求的前提下，本实用新型功率MOSFET器件中的N型外延层2电阻率降低，从而大幅降低器件的导通电阻。

通过从宽度较窄的第二导电多晶硅11上方直接开孔的方式，省去1层掩膜版，保证器件高性能的同时，减少掩膜版数量，简化工艺流程，减低工艺成本，增强产品的市场竞争力，缓解了现有技术MOSFET器件工艺复杂，成本高的问题。

本实用新型所述电荷耦合功率MOSFET器件，整个工艺制程仅需5层掩膜版，主要省去了栅极导电多晶硅掩膜版，目前制造厂的光刻机能力整体有所提升，可实现将栅极接触孔直接打在硅平面下方宽度较窄的栅极多晶硅上，其栅极导电多晶硅引出方式如图2AA所示，在栅极导电多晶硅刻蚀工序，不采用掩膜版，整体进行刻蚀，随后将栅极接触孔直接打在硅平面下方宽度较窄的栅极多晶硅上，供栅极金属连接。本实用新型性能卓越，掩膜版层数少，工艺简单，成本低，市场竞争力强，缓解了现有技术MOSFET器件工艺复杂，成本高的问题。