本发明涉及半导体技术领域，尤其涉及一种三维堆叠的闪存结构及其制备方法。
背景技术：
nand闪存芯片是一种非挥发性存储设备。如图1所示，包含多个单元字符串，即晶体管列stg<1>～stg<m>所排列的字符串数组，即晶体管阵列starr。每个晶体管列stg<1>～stg<m>由对应的位线bl<1>～bl<m>与共同电源线csl之间串联的漏极选择晶体管dst、多个单元晶体管mc<1>～mc<n>及源极选择晶体管sst组成。此时，漏极选择晶体管dst，多个单元晶体管mc<1>～mc<n>及源极选择晶体管sst分别被附上漏极xds选择信号，对应的字线wl<1>～wl<n>及源极xss选择信号形成传送通道。并且为提高nand闪存芯片的特性，与上述单元晶体管mc相似形态的虚拟晶体管也可以被部署到晶体管列stg<1>～stg<m>的适当位置。
此时，上述单元晶体管mc<1>～mc<n>是一种拥有被附上了为形成传送通道信号的控制门cgt与捕捉传送通道电荷的陷阱门tgt的晶体管。本说明中被称为“捕捉型晶体管”。漏极选择晶体管dst与源极选择晶体管sst是只形成被附上了为形成传送通道信号的控制门cgt，无陷阱门的晶体管，也可称为“传送型晶体管”。
另一方面，随着nand闪存芯片不断被整合，在平面上形成传送通道的已有nand闪存存储设备的单元晶体管mc<1>～mc<n>通道长度会变短。随之，已有nand闪存芯片会发生短沟道效应，硅基板的泄漏电流，栅诱导漏极泄漏电流，漏端引入的势垒降低，程序干扰，损失的捕捉电荷比增大等现象。同时由于相邻单元晶体管mc<1>～mc<n>之间的干扰，产生阈值电压变化等问题。
技术实现要素：
针对上述问题，本发明提出了一种三维堆叠的闪存结构，其中，包括：
基板，由半导体材料制备形成；
支撑板，形成于所述基板的上表面，由半导体材料制备形成；
第一侧面结构，形成于所述支撑板的第一侧且与所述支撑板等高；
第二侧面结构，形成于所述支撑板背向所述第一侧面结构的第二侧，且与所述支撑板等高；
所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过第一隔离层相隔离；
所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；
每个所述第一晶体管控制结构与所述支撑板组成相连的多个第一晶体管；每个所述第二晶体管控制结构与所述支撑板组成相连的多个第二晶体管。
上述的闪存结构，其中，所述第一晶体管控制结构包括：
第一门外缘隔离层；
相隔离的第一控制门和第一陷阱门，形成于所述第一门外缘隔离层中；
所述第一控制门用于接收外部的第一控制信号，所述第一陷阱门用于在所述第一晶体管导通时俘获电荷。
上述的闪存结构，其中，所述第一控制门与所述第一陷阱门通过所述第一门外缘隔离层中的一第二氧化层相隔离。
上述的闪存结构，其中，存在所述第二晶体管控制结构与每个所述第一晶体管控制结构关于所述支撑板相对称。
上述的闪存结构，其中，所述第一晶体管控制结构由以下组成：
第二门外缘隔离层；
第二控制门，形成于所述第二门外缘隔离层中，用于接收外部的选通信号。
上述的闪存结构，其中，所述第一侧面结构中所述第一晶体管控制结构的数量为2个；
所述第二侧面结构中所述第二晶体管控制结构的数量为2个。
一种三维堆叠的闪存结构的制备方法，其中，包括：
步骤s1，提供一基板预制备层；
步骤s2，采用一刻蚀工艺沿一第一方向对所述基板预制备层进行刻蚀并采用绝缘物进行平坦化工艺，以在所述基板预制备层中形成沿所述第一方向延伸且相互间隔分布的多个元件形成区间；
步骤s3，刻蚀所述基板预制备层的上表面以在所述基板预制备层中形成沿不同于所述第一方向的一第二方向延伸的多个凹槽，以于每两个所述凹槽之间形成一支撑板，以及形成所述支撑板下方的基板；
步骤s4，于每个所述支撑板的第一侧形成上下平行相对且相互隔离的多个第一隔离层，以及所述支撑板的第二侧形成上下平行相对且相互隔离的与所述第一隔离层相同数量的第二隔离层；
步骤s5，于所述基板、所述支撑板、所述第一隔离层和所述第二隔离层暴露出的表面依次沉积一第一氧化预制备层、一陷阱电极层、一第二氧化预制备层以及一控制电极层形成一沉积复合层；
步骤s6，以所述第一隔离层为掩膜由上向下刻蚀所述沉积复合层，于所述第一侧形成一第一侧面结构，所述第一侧面结构包括上下堆叠的多个第一晶体管控制结构，且相邻的所述第一晶体管控制结构之间通过所述第一隔离层相隔离，以及于所述第二侧形成一第二侧面结构，所述第二侧面结构包括上下堆叠的多个第二晶体管控制结构，且相邻的所述第二晶体管控制结构之间通过第二隔离层相隔离；
其中，所述第一晶体管控制结构包括由刻蚀所述第一氧化预制备层制备形成的第一氧化层、由刻蚀所述陷阱电极层制备形成的第一陷阱门、由刻蚀所述第二氧化预制备层制备形成的第二氧化层以及由刻蚀所述控制电极层制备形成的第一控制门；
所述第二晶体管控制结构包括由刻蚀所述第一氧化预制备层制备形成的第三氧化层、由刻蚀所述陷阱电极层制备形成的第二陷阱门、由刻蚀所述第二氧化预制备层制备形成的第四氧化层以及由刻蚀所述控制电极层制备形成的第二控制门。
上述的制备方法，其中，所述第一方向和所述第二方向垂直。
上述的制备方法，其中，所述步骤s5中，沉积的所述第一氧化预制备层和所述第二氧化预制备层的厚度相同；
沉积的陷阱电极层与所述控制电极层的厚度相同。
上述的制备方法，其中，所述第二氧化预制备层为硅的氧化物。
有益效果：本发明提出的一种三维堆叠的闪存结构及其制备方法，能够形成三维堆叠的闪存结构，能够使得字符串的布局面积最小化，同时充分扩张晶体管的传送通道的长度，极大提高存储性能。
附图说明
图1为现有技术中闪存的电路原理图；
图2为本发明一实施例中三维堆叠的闪存结构的正面剖视图；
图3为本发明一实施例中三维堆叠的闪存结构的正面剖视图；
图4为本发明一实施例中三维堆叠的闪存结构等效的晶体管连接示意图；
图5为本发明一实施例中三维堆叠的闪存结构的制备方法的步骤流程图；
图6～11为本发明一实施例中三维堆叠的闪存结构的制备方法中各步骤形成的结构示意图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
实施例一
在一个较佳的实施例中，如图2所示，提出了一种三维堆叠的闪存结构，其中，可以包括：
基板100，由半导体材料制备形成；
支撑板fbar，形成于基板100的上表面，由半导体材料制备形成；
第一侧面结构pata，形成于支撑板fbar的第一侧且与支撑板fbar等高；
第二侧面结构patb，形成于支撑板fbar背向第一侧面结构的第二侧，且与支撑板fbar等高；
第一侧面结构pata包括上下堆叠的多个第一晶体管控制结构tr1，且相邻的第一晶体管控制结构tr1之间通过第一隔离层1201相隔离；
第二侧面结构patb包括上下堆叠的多个第二晶体管控制结构tr2，且相邻的第二晶体管控制结构patb之间通过第二隔离层1202相隔离；
每个第一晶体管控制结构tr1与支撑板fbar组成相连的多个第一晶体管；每个第二晶体管控制结构tr2与支撑板fbar组成相连的多个第二晶体管；同一个支撑板的顶部的第一晶体管和第二晶体管相连。
上述技术方案中，基板100和支撑板fbar可以是相同的材质，例如均为硅材质，能够形成晶体管的导通通道；支撑板fbar在基板100上可以分布有重复的多个数量，从而形成阵列式的多个闪存结构，每个闪存结构中可以形成多个晶体管，即每个闪存结构中包含多个存储单元，从而形成闪存存储阵列；基板100和支撑板fbar形成相连接的第一晶体管的沟道，以及相连接的第二晶体管的沟道，由于通过支撑板fbar在顶部将第一晶体管和第二晶体管连接，具体可以是将第一晶体管的漏极与第二晶体管的源极连接，或者将第二晶体管的漏极与第一晶体管的源极连接，因此可以采用同一条位线向源极和漏极首尾连接的第一晶体管和第二晶体管输送电荷，这样首尾相连的晶体管串联结构可以称为一列，形成单元字符串的一部分，等效的连接关系可以如图4所示；可以在基板100上形成多个这样的列，从而形成存储阵列。
如图2所示，在一个较佳的实施例中，第一晶体管控制结构tr1可以包括：
第一门外缘隔离层oe1；
相隔离的第一控制门cgt1和第一陷阱门tgt1，形成于第一门外缘隔离层oe1中；
第一控制门cgt1用于接收外部的第一控制信号，第一陷阱门tgt1用于在第一晶体管导通时俘获电荷。
上述技术方案中，第一晶体管导通时第一陷阱门tgt1俘获的电荷，作为存储信息进行存储。
上述实施例中，优选地，第一控制门cgt1与第一陷阱门tgt1通过第一门外缘隔离层oe1中的一第二氧化层(第二氧化层在图2中未显示，但是会在下面的实施例中详细描述)相隔离。
上述实施例中，优选地，存在第二晶体管控制结构tr2与每个第一晶体管控制结构tr1关于支撑板fbar相对称。
上述技术方案中，当第一晶体管控制结构tr1包括第一门外缘隔离层oe1、第一控制门cgt1和第一陷阱门tgt1时，由于第一晶体管控制结构tr1与第二晶体管控制结构tr2关于支撑板fbar相对称，因此第二晶体管控制结构tr2中也可以包括分别与第一门外缘隔离层oe1、第一控制门cgt1和第一陷阱门tgt1相对应的镜像结构。
如图3所示，上述实施例中，优选地，第一晶体管控制结构tr1由以下组成：
第二门外缘隔离层oe2；
第二控制门cgt2，形成于第二门外缘隔离层oe2中，用于接收外部的选通信号。
上述技术方案中，与之前的实施例不同之处在于，第二晶体管控制结构tr2与第一晶体管控制结构tr1关于支撑板fbar不相对称，所形成的闪存结构在支撑板fbar的第一侧(本实施例中为左侧)形成的第一晶体管控制结构tr1中仅形成有第二控制门cgt2，从而在选通信号的控制下，形成源极选通晶体管或漏极选通晶体管，也可称为“传送型晶体管”。
在一个较佳的实施例中，第一侧面结构pata中第一晶体管控制结构tr1的数量为2个；
第二侧面结构patb中第二晶体管控制结构tr2的数量为2个。
上述技术方案中，每个第一侧面结构pata中第一晶体管控制结构tr1的数量为2的情况仅为一种优选的情况，在其他情况下，根据闪存的技术指标或者技术要求，还可以数量为3个或者以上，每个第二侧面结构patb中第二晶体管控制结构tr2的数量同理，也可以是3个或者以上。
实施例二
如图5所示，在一个较佳的实施例中，还提出了一种三维堆叠的闪存结构的制备方法，各步骤所形成的结构可以如图6～11所示，其中，可以包括：
步骤s1，提供一基板预制备层；
步骤s2，采用一刻蚀工艺沿一第一方向对基板预制备层进行刻蚀并采用绝缘物进行平坦化工艺，以在基板预制备层中形成沿第一方向x延伸且相互间隔分布的多个元件形成区间pfa；
步骤s3，刻蚀基板预制备层的上表面以在基板预制备层中形成沿不同于第一方向x的一第二方向y延伸的多个凹槽，以于每两个凹槽之间形成一支撑板fbar，以及形成支撑板fbar下方的基板100；
步骤s4，于每个支撑板fbar的第一侧形成上下平行相对且相互隔离的多个第一隔离层1201，以及支撑板的第二侧形成上下平行相对且相互隔离的与第一隔离层1201相同数量的第二隔离层1202；
步骤s5，于基板100、支撑板fbar、第一隔离层1201和第二隔离层1202暴露出的表面依次沉积一第一氧化预制备层131、一陷阱电极层133、一第二氧化预制备层135以及一控制电极层137形成一沉积复合层130；
步骤s6，以第一隔离层1201为掩膜由上向下刻蚀沉积复合层130，于第一侧形成一第一侧面结构pata，第一侧面结构pata包括上下堆叠的多个第一晶体管控制结构tr1，且相邻的第一晶体管控制结构tr1之间通过第一隔离层1201相隔离，以及于第二侧形成一第二侧面结构patb，第二侧面结构patb包括上下堆叠的多个第二晶体管控制结构tr2，且相邻的第二晶体管控制结构tr2之间通过第二隔离层1202相隔离；
其中，第一晶体管控制结构tr1包括由刻蚀第一氧化预制备层131制备形成的第一氧化层ox1、由刻蚀陷阱电极层133制备形成的第一陷阱门tgt1、由刻蚀第二氧化预制备层135制备形成的第二氧化层ox2以及由刻蚀控制电极层137制备形成的第一控制门cgt1；
第二晶体管控制结构tr2包括由刻蚀第一氧化预制备层131制备形成的第三氧化层ox3、由刻蚀陷阱电极层133制备形成的第二陷阱门tgt2、由刻蚀第二氧化预制备层135制备形成的第四氧化层ox4以及由刻蚀控制电极层137制备形成的第二控制门cgt2。
上述技术方案中，沉积形成的沉积复合层130一般会具有预设的厚度；步骤s6中的刻蚀一般停止于基板100的上表面；上述的制备方法还可以包括：步骤s7，制备一第一覆盖层141覆盖各个结构刻蚀后暴露出的表面；步骤s8，制备一第二覆盖层150覆盖第一覆盖层141的上表面，并将每两个支撑板fbar之间的凹槽密封形成空隙gai。第一覆盖层141的具体覆盖情况可以包括：覆盖暴露出的第一氧化层ox1的侧面、第三氧化层ox3的侧面、第一陷阱门tgt1的侧面、第二陷阱门tgt2的侧面、第二氧化层ox2的侧面、第四氧化层ox4的侧面、第一控制门cgt1的侧面、第二控制门cgt2的侧面、基板100暴露出的上表面、第一隔离层1201的侧面、第二隔离层1202的侧面、最顶部的第一隔离层1201的上表面、第二隔离层1202的上表面；由于步骤s6中刻蚀需要保证第一控制门cgt1能够从侧面暴露出来，因此沉积的控制电极层137的侧面可以略微突出第一隔离层1201的侧面的所在平面；步骤s2中，刻蚀工艺可以为光刻工艺，采用遮光膜形成刻蚀图案，刻蚀出用于填充绝缘物的沿第一方向x延伸且相互间隔分布的凹槽，未刻蚀的保留下来的基板预制备层部分仍然具有导电性，从而形成沿第一方向x延伸且相互间隔分布的多个元件形成区间pfa；如图7所示，步骤s6中，第一隔离层1201和第二隔离层1202的具体形成过程可以是通过在支撑板fbar之间形成由下至上依次层叠的辅助物质层110、隔离物质层120、辅助物质层110和隔离物质层120，然后去除辅助物质层110并刻蚀，形成第一隔离层1201和第二隔离层1202，这种情况只是同一个侧面结构中形成有两个晶体管控制结构的情况，晶体管控制结构数量越多层叠的辅助物质层110和隔离物质层120数量越多；辅助物质层110的去除可以是通过刻蚀工艺完成；第一氧化层ox1和第三氧化层ox3可以均为硅氧化物的材质；第一陷阱门tgt1和第二陷阱门tgt2可以均为硅氮化物的材质；第二氧化层ox2和第四氧化层ox4可以均为硅的氧化物，例如为二氧化硅；第一控制门cgt1和第二控制门cgt2可以均为由掺杂的硅聚合物、钨、钛等具有高导电性的物质形成；第二覆盖层150可以是通过灰化工艺形成的；陷阱电极层133可以是硅氮(化学式可以为si3nh4或sin)；控制电极层137可以是氮化钨或钨金属。
在一个较佳的实施例中，第一方向x和第二方向y垂直。
在一个较佳的实施例中，步骤s5中，沉积的第一氧化预制备层131和第二氧化预制备层135的厚度相同；
沉积的陷阱电极层133与控制电极层137的厚度相同。
上述技术方案中，由于不同位置的沉积速度不同，上述的厚度相同可以理解为相邻近的部分厚度相同，此时所形成的第一氧化层ox1与第二氧化层ox2的厚度大致相同，以及第一陷阱门tgt1与第一控制门cgt1的厚度大致相同；但这只是一种优选的情况，在其他情况下也可以根据实际的要求进行改变。
在一个较佳的实施例中，第一氧化预制备层131和第二氧化预制备层135可以为硅的氧化物，例如为二氧化硅，或者二氧化硅与氧化铝的混合物。
具体地，本发明中的闪存结构至少要包含一个支撑板fbar，理想状态是包含多个支撑板fbar。每个第一陷阱门tgt1和第二陷阱门tgt2都可以视为是一个导电性电极防护装置，同时具有电荷捕捉的功能，也可称为“捕捉型晶体管”；上下堆叠的第一侧面结构pata在上下的不同位置，但是工作原理基本相同，按位置进一步划分，还可以将位于下方的晶体管称为“基础晶体管”，将位于上方的晶体管称为“积层晶体管”。同时具有控制门和陷阱门的晶体管均为单元晶体管。根据本发明中的闪存结构，随着单元晶体管的布局面积的最小化，整体布局面积也会得到最小化。
支撑板fbar与基板100水平面上，可能会被注入使晶体管接合及传送通道形成的通道不纯物质。随着这类通道不纯物质的注入，上述位于下方的“基础晶体管”可实现电连接。并且，利用同一支撑板fbar，可电连接“基础晶体管”和“积层晶体管”。
对专业人士来说，容易实现上述位线、上述共同电源线等必要的信号或提供电压的连接及形成金属的工作。特别是由多个晶体管积层而形成的nand闪存芯片中，随着被用作位线的控制门阶梯性延长，对于专业人士来说，连接及形成金属是容易被执行的。故在本说明中省略这些部分的详细描述。
总之，可作为单元晶体管的1个或可积层的多个晶体管在支撑板的两个侧面形成传送通道。此时，可因支撑板的高度增加，包含单元晶体管的单位晶体管，甚至是单元字符串的布局面积都会被最小化。同时，可充分扩张单元晶体管的传送通道的长度。
其结果，根据本发明中的闪存结构及其制造方法，可以很大程度缓解沟道效应、硅基板的泄漏电流、栅诱导漏极泄漏电流、漏端引入的势垒降低、程序干扰等现象。同时，损失的捕捉电荷比也得到很大改善。
如上述，本发明容易调节支撑板的宽度，也容易在支撑板间形成空隙，可抑制由于相邻单元晶体管之间的干扰，而产生阈值电压变化。随之，减少整体单元晶体管阈值电压的散布，性能得到改善。
本发明中的闪存结构及其制造方法中，利用支撑板来执行沉积，刻蚀等工作，无需增加遮光膜工程及材料，使制造费用得到最小化。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。