异质半导体结构及其制造方法与流程

根据本发明的实施方式的一个或更多个方面涉及集成电路，更具体地，涉及结合光学和电学功能的异质集成电路(heterogeneousintegratedcircuit)。

背景技术：

在过去的二十年中，研究人员已经开发出了晶体管的光子等效物，甚至已经能够构建全光逻辑电路。这些器件甚至可以制造得比现有的硅晶体管等效物快得多。然而，光子器件的功率要求及其尺寸目前比晶体管等效物高许多个数量级。这种光子器件的功耗会限制它们可实现的集成密度。

因此，需要提供光学功能的改善的集成电路结构。

技术实现要素：

本公开的实施方式的方面涉及一种异质半导体结构，其包括第一集成电路和第二集成电路，第二集成电路是光子集成电路。该异质半导体结构可以通过以倒装芯片的方式将多层源管芯接合到第一集成电路、去除源管芯的衬底、以及使用蚀刻和/或沉积工艺在源管芯上制造一个或更多个部件以形成第二集成电路来制造。第二集成电路可以包括由立方相镓氮化物化合物制成的部件，并且被配置为在短于450nm的波长下工作。

根据本发明的一实施方式，提供了一种异质半导体结构，其包括具有硅衬底的第一集成电路、在第一集成电路上的接合层、以及在接合层上的第二集成电路，第二集成电路包括立方相镓氮化物化合物作为主要成分。

在一个实施方式中，第二集成电路的总厚度小于2微米。

在一个实施方式中，第二集成电路包括在接合层上的无源波导。

在一个实施方式中，对于最低阶横磁模，无源波导具有小于500nm的截止波长。

在一个实施方式中，无源波导具有大于30nm且小于80nm的宽度。

在一个实施方式中，无源波导具有大于20nm且小于50nm的厚度。

在一个实施方式中，无源波导包括在接合层上具有第一掺杂浓度的第一层n掺杂algan、以及在第一层n掺杂algan上具有第二掺杂浓度的第二层n掺杂algan，第二掺杂浓度大于第一掺杂浓度。

在一个实施方式中，该结构包括在接合层上的有源器件。

在一个实施方式中，有源器件包括第一层n掺杂algan、第二层n掺杂algan、由本征algan组成的第一阻挡层、由本征algan组成的量子阱层、由本征algan组成的第二阻挡层、以及p掺杂algan层。

在一个实施方式中，量子阱层具有小于5nm的厚度。

在一个实施方式中，第一阻挡层和第二阻挡层的每个具有小于10nm的厚度。

在一个实施方式中，有源器件被配置为作为从由光学增益元件、调制器和探测器组成的组中选择的部件工作。

根据本发明的一实施方式，提供了一种制造异质半导体结构的方法，该方法包括：将源管芯接合到目标晶片，源管芯包括gaas衬底和在gaas衬底上的第一多个层，所述接合包括将源管芯接合到目标晶片使得第一多个层面向目标晶片，第一多个层的每个包括立方相镓氮化物化合物作为主要成分；以及去除gaas衬底。

在一个实施方式中，第一多个层具有小于2微米的总厚度。

在一个实施方式中，该方法包括蚀刻有源器件顶部层以形成有源器件的第一部分。

在一个实施方式中，该方法包括：图案化并蚀刻光子波导层，以形成无源波导、有源器件的第二部分，第二部分具有接触垫表面；以及在接触垫表面上形成金属阴极接触。

在一个实施方式中，无源波导具有大于30nm且小于80nm的宽度以及大于20nm且小于50nm的厚度。

在一个实施方式中，有源器件包括：具有第一掺杂浓度的第一层n掺杂algan；具有第二掺杂浓度的第二层n掺杂algan，第二掺杂浓度大于第一掺杂浓度；由本征algan组成的第一阻挡层；由本征algan组成的量子阱层；由本征algan组成的第二阻挡层；以及p掺杂algan层。

在一个实施方式中，量子阱层具有小于5nm的厚度，第一阻挡层和第二阻挡层的每个具有小于10nm的厚度。

根据本发明的一实施方式，提供了一种异质半导体结构，其包括具有硅衬底的第一集成电路、在第一集成电路上的接合层、以及在接合层上的第二集成电路，第二集成电路具有小于500nm的总厚度。

附图说明

本发明的这些及另外的特征和优点将参照说明书、权利要求和附图被领会和理解，其中：

图1a是根据本发明的一实施方式的源晶片的示意图；

图1b是根据本发明的一实施方式的源晶片的示意图；

图1c是根据本发明的一实施方式的源晶片的示意图；

图2a是根据本发明的一实施方式的源管芯的一部分的示意图；

图2b是显示根据本发明的一实施方式的层特性的表格；

图3是根据本发明的一实施方式的设计和制造流程图；

图4a是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4b是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4c是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4d是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4e是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4f是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4g是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4h是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4i是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4j是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4k是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4l是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4m是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；

图4n是根据本发明的一实施方式异质半导体结构的制造中的中间产品的一部分的示意图；以及

图4o是根据本发明的一实施方式异质半导体结构的一部分的示意图。

具体实施方式

以下结合附图阐明的详细描述旨在作为对根据本发明提供的用于短波长的异质集成电路的示例性实施方式的描述，不旨在表示可构造或利用本发明的唯一形式。该描述结合示出的实施方式阐明了本发明的特征。然而，将理解，相同或等同的功能和结构可以通过不同的实施方式来实现，这些不同的实施方式也旨在被涵盖在本发明的精神和范围内。如这里其它地方所表示地，同样的元件编号旨在表示同样的元件或特征。

在光子集成电路中，光波导和有源元件的尺寸可以缩放到工作波长，例如，如果波长相应地减小，则较小的部件可以具备可接受的性能。使用较小的部件可以反过来增加可实现的集成密度。诸如iii-氮化物的某些材料能够以比在例如硅基光子集成电路的其它光子集成电路中短得多的波长产生和检测光。algan和gan材料允许在短至200nm的波长下工作。这可以使有源元件的直径减小到100nm或更小，并且使波导窄至50nm并且薄至10nm。在一些实施方式中，尺寸被选择使得，在工作波长范围内，最低阶横电模(te00模)能够传播并且最低阶横磁模(tm00模)被截止。例如，对于最低阶横磁模，波导可以具有小于500nm的截止波长。有源器件的尺寸可以略大，并且最低阶横磁模可以在有源器件内不被截止。这些波导能够以几微安或更小的驱动电流传输高达10cm的信号。

用于形成异质半导体结构的一部分的晶片(或“源晶片”)可以通过使用外延在gaas衬底上沉积多个层而形成，以形成诸如图1a至图1c所示的源晶片的源晶片。图1a的源晶片包括无源波导层105、有源器件阴极层110、有源器件层115、有源器件阳极层120、蚀刻停止层140和镓砷化物(gaas)源衬底150。无源波导层105与有源器件阴极层110可以一起形成(复合)光子波导层112，其可用于制造诸如脊波导和/或通道波导(channelwaveguide)的光子波导，如下面进一步详细描述地。当在此使用时，“通道波导”具有矩形横截面，“脊波导”具有台阶形横截面。类似地，有源器件层115可以是包括例如一个或更多个阻挡层以及一个或更多个量子阱层的复合层，如下面进一步详细描述地。其中所述一个或更多个阻挡层中的每个具有小于10nm的厚度，量子阱层具有小于5nm的厚度。当在此使用时，“层”可以是没有内部结构的单一层(如蚀刻停止层140)，或者“层”可以是包括一个或更多个(单一或复合)层的复合层(如光子波导层112)。

参照图1a至图1c，在一些实施方式中，iii-n材料集成在gaas衬底上，以使得能够开发在短波长下工作的光子电路。为了形成由iii-n材料组成的结构而使用gaas衬底可以是有利的，因为gaas衬底可以容易地以比任何其它iii-v材料更大的直径(例如150mm、200mm或300mm)获得，并且可以更便宜且与实现目标集成水平(即深亚微米光子器件)所需的工艺高度兼容。而且，gaas具有比诸如sic或蓝宝石的其它衬底低的屈服强度，因此与外延膜相比，在衬底内更有可能发生破裂和塑性变形；该特性可以进一步改善外延膜质量。此外，gaas的等电子结构可以是有益的，因为它和gan都是共用公共镓原子的iii-v基材料，并且对gaas晶片(gaas或algaas)和中间层(gan/aln)的表面状态的选择允许iii-n材料的生长角度和晶体对称性(立方或六边形)的唯一选择。表现出比六方相更高的晶体学对称性的立方gan可以具有优异的电学和光学性质，诸如更低的声子散射和更低的电子有效质量。因此，在图1a至图1c所示的结构中，立方相gan作为主要成分。具体地，在图1c的结构中，对于蚀刻停止层140上的层的每个包括立方相镓氮化物化合物作为主要成分。在iii-n外延与gaas衬底之间可以存在平行劈裂面(parallelcleavingplane)。gaas衬底在具有极性或非极性堆叠的各种晶体衬底取向中可大量获得。平行于(001)晶面的gaas晶片(可称为(001)gaas)是其上会自然形成亚稳态闪锌矿gan膜的少数半导体衬底之一，(111)gaas能为器件制造提供用于厚gan膜的生长的更好的模板(template)，消除了与异质外延有关的许多问题。

可以分别用图1b和图1c的结构使用两种接触p型iii-n材料的方法。在图1b的实施方式中，p型gaas接触层122(被示出)或algaas接触层形成在蚀刻停止层140上。在图1c的实施方式中，隧道结层125形成在iii-n阳极层120与n型iii-n层127之间。如下面进一步详细讨论和示出地，然后，金属接触可以形成在p型接触层上(在图1b的实施方式的情况下)或者形成在n型iii-n层上(在图1c的实施方式的情况下)。

光子结构的尺寸可以通过其约束和引导光学模式、或在光学模式之间提供显著的重叠以允许光学非线性之间的相互作用的能力而在功能上确定。波长越短，模式越紧凑。在一些实施方式中，使用200nm至450nm的工作波长。在一些实施方式中，使用具有30nm至80nm的波导宽度以及20nm至50nm的波导厚度的波导。在一些实施方式中，使用50nm与120nm之间的最小器件间隔，部分地通过波导与有源元件之间的低交叉耦合来实现。

在一些实施方式中，使用公共的共振光学增益元件来产生和检测辐射。共振光学增益元件是灵活的，并且可以用于在光子电路内实现各种功能元件，诸如光学开关(经由光学非线性和相位控制)、光学逻辑门(经由大的非线性和光学引入的相移)、以及用于辐射信号检测的探测器(其中，例如，光子被吸收并将电子驱赶到导带状态中，然后电子在反向偏压下被清除)。对于阈值以下的检测，耦合到腔中的光学信号被吸收，产生电子空穴对。通过共振结构，光学吸收随着信号多次经过而被增强，增加了有效吸收长度。产生的载流子在二极管结上产生差分载流子分布，这反过来又产生可测量的电流。在共振增益元件被偏置用于光子产生和/或放大的同时检测信号涉及不同的一组相互作用。这里，随着输入信号改变腔中的光子密度，将存在对应的载流子密度变化。这对准费米能级具有成比例的影响，影响电荷注入水平和二极管电压。

可以以灵活的方式使用共振增益元件来检测光学信号，允许在发光或处于关闭状态的同时进行检测。在每种情况下，器件内的不同物理相互作用负责检测。这使得可以通过控制接收元件的发射状态来优化共振增益元件的应用。它还使得可以在同一波导中构建能够进行双向数据传输的链路。

图1a至图1c的无源波导层(如下面进一步详细描述地，波导可以通过图案化和蚀刻形成自该无源波导层)可以由掺杂aln和/或algan材料组成。

图2a示出了在如下面进一步详细描述地去除了衬底和蚀刻停止层之后图1c的层的详细视图，并且金属(例如ti/al接触)已经形成在n型iii-n层(即图2a的n-algan层)上，如下面也进一步详细描述地。图2b的表格示出了图2a的结构的层的特性、以及(在最后一行中)可在器件的处理之后添加的阴极接触的特性。这种结构可以包括二元和三元iii-氮化物外延层(如图所示)以及四元iii-氮化物外延层。如上所述，这些层可以通过在gaas衬底上的外延而生长。所使用的材料可以基于三种二元成分：gan、aln和inn，并且还可以包括这些材料的合金，诸如alingan、inganas、ingan、inaln和ganas。这些合金可以被统称为“镓氮化物化合物”。

图2a的视图相对于图1c的视图被倒置，因为在一些实施方式中，用于形成异质半导体结构的工艺涉及以倒装芯片方式即“上下颠倒”(使图1c的无源波导层面向目标晶片)将图1c的晶片接合到目标晶片。在一些实施方式中，在去除衬底和蚀刻停止层之后留下的层包括无源波导层105、有源器件阴极层110(其可以与无源波导层105不同地掺杂)、一起形成有源器件层115的多个非故意掺杂(“nid”或“nid”或“本征”)层、一起形成阳极层120的两个层、隧道结层125和阳极接触层130。无源波导层105为第一掺杂浓度的第一层n掺杂algan，有源器件阴极层110为第二掺杂浓度的第二层n掺杂algan，第二掺杂浓度大于第一掺杂浓度。图2a中还示出的阳极金属接触135可以在下面进一步详细描述的后续处理步骤期间被添加。在有源器件阴极层110上方且在阳极金属接触135下方的层可以被统称为有源器件顶部层205。其中，光子波导层112与有源器件顶部层205的总厚度小于2微米，例如，其总厚度小于500nm。

从诸如图1a至图1c所示的源晶片的源晶片切割的管芯可以与目标晶片(例如硅互补金属氧化物(cmos)晶片)结合以形成异质结构，如下面进一步详细描述地。图3示出了用于制造异质半导体结构的工艺的流程图。异质半导体结构在305处被设计，源晶片在310处使用外延被制造，薄的氧化物在315处被沉积在源晶片上，并且管芯切割在320处被执行，从而形成多个源管芯。目标晶片的结构在325处被设计，目标晶片在330处被制造。(源管芯与目标晶片的)管芯接合在335处被执行，源衬底在340处(从每个源管芯)被去除，iii-n处理步骤在345处被执行，并且源管芯与目标晶片之间的互连在350处被形成，从而在355处形成完成的异质半导体结构。下面更详细地描述这些步骤。

在一些实施方式中，异质半导体结构的制造中的第一中间产品是其一部分在图4a中示出的目标晶片，例如其上已经制造了集成电路(例如cmos集成电路)的硅晶片。目标晶片可以具有200mm或300mm的直径。目标晶片包括一个或更多个通路405以及一个或更多个图案化金属层410，一个或更多个通路405以及一个或更多个图案化金属层410可以在cmos集成电路内(例如，在电路的晶体管之间，未示出)形成互连，并且还可以用于形成与源管芯的连接，如下面进一步详细描述地。在另外的实施方式中，目标晶片是石英、玻璃或塑料晶片、或者能够承受通常在250℃至400℃范围内的温度的具有相对平坦表面的任何其它晶片。

参照图4b，薄的二氧化硅层415或本领域已知的类似层形成在源晶片的表面上(即，在光子波导层112上)。薄的二氧化硅层415的厚度可以在10nm与200nm之间，并且可以通过与源材料兼容的任何方法被沉积，诸如基于等离子体的沉积。二氧化硅层415为例如旋涂玻璃层(二氧化硅层415可以如下面进一步详细描述地与该旋涂玻璃层相接合)提供改善的接合表面，并且它在切割期间提供保护屏障。然后，源晶片可以用临时保护层(例如旋涂聚合物层)涂覆并被切割、划片或激光切割(背面)成具有指定宽度和长度(例如约7mm×7mm)的单独的管芯。保护涂层从源管芯被去除，并且源管芯被转移到载体并为接合到目标晶片作准备。

参照图4c，在一些实施方式中，薄的旋涂玻璃层420然后形成在目标晶片上。这可以以各种方式来实现，例如，使用喷墨印刷(inkjetprinting)将材料定位到这样的区域，该区域与待接合的源管芯的封装(footprint)相匹配并且位于接合所期望的位置，使得所放置的材料和管芯彼此重叠(如图4d所示)。薄的旋涂玻璃层420也可以通过传统的旋涂方法、纳米分配工具或压印光刻来涂覆。

然后，源管芯被“倒装”到目标晶片上，即，它们被放置到目标晶片上使得源管芯的二氧化硅层415与目标晶片的薄的旋涂玻璃层420接触，从而形成图4d所示的中间产品。施加力以实现期望的接合线厚度。在施加力的同时，管芯的温度升高到150℃与250℃之间以稳定材料。一旦所有管芯已经被接合，就可以执行退火步骤，其中，例如，晶片温度升高到通常275℃与400℃之间，以确保旋涂玻璃材料的完全转化以及足够强的接合。这可以在炉子或快速热处理工具中实现。在一些实施方式中，周围环境在退火步骤期间被控制。例如，可以使用氮或氩气氛。具有例如1托与200托之间的压力的减压气氛可以用于退火步骤。当在此使用时，术语“源管芯”是指从诸如图1a至图1c所示的晶片的晶片切割的管芯，并且指当它如下面进一步详细描述地被后续处理(例如，去除其它原始层的部分和衬底，以及向它添加新的层或结构)时管芯的任何剩余部分或增大版本。

然后，源管芯衬底150被去除以形成图4e所示的中间产品。在去除衬底之前，临时填充物被施加在源管芯之间，以在衬底去除期间限制源管芯边缘处的破裂并保护目标晶片的下表面。大部分衬底可以使用机械研磨和/或抛光的组合来去除；这样的工艺可以用于去除源管芯衬底150的除了10微米到40微米之外的所有部分。接着是例如含有sicl4和sf6的等离子体去除步骤，以去除剩余的源管芯衬底150，即，一直到algaas蚀刻停止层140。

algaas蚀刻停止层140使用湿蚀刻被去除，以形成图4f所示的中间产品。可以使用许多高选择性湿蚀刻剂中的任何一种，诸如缓冲hf或稀释的食人鱼蚀刻剂h2so4:h2o2:h2o。

然后，电介质硬掩模425被施加到表面上，以形成图4g所示的中间产品。电介质硬掩模可以由10nm至20nm的例如sio2和50nm至250nm的sinx组成。

晶片为了蚀刻被图案化，硬掩模425被蚀刻并且该结构被蚀刻到有源器件阴极层110或略微进入到有源器件阴极层110中(有源器件阴极层110是所示的复合光子波导层112内的上层)，以形成图4h所示的中间产品。在未被硬掩模保护的区域中，该蚀刻的深度可以使得无源波导层105以及大部分或全部有源器件阴极层110两者留下。

然后，采用第二图案(即第二掩模)来保护将不被蚀刻的区域(即，无源波导层105和有源器件阴极层110的将被保留的区域)。在几个接下来的处理步骤期间，电介质硬掩模425继续保护有源器件顶部层205的将被保持的部分。光子波导层112被蚀刻到位于源管芯与目标晶片之间的电介质层(即，蚀刻到包括源管芯的二氧化硅层415和目标晶片的薄的旋涂玻璃层420的接合层)，以形成图4i所示的包括一个或更多个通道波导(或“无源波导”)422和有源器件423的中间产品。在每个有源器件处，与受硬掩模425保护的区域相邻或者围绕受硬掩模425保护的区域的区域可以被掩蔽，使得随后的蚀刻留下其上可随后形成金属阴极接触的接触垫430。然后，金属阴极接触435被形成，以形成图4j所示的中间产品。

由具有合适的折射率以及在工作波长下可接受的低损耗的材料组成的包覆层(未示出)被沉积在波导上。然后，厚的二氧化硅(即玻璃)层437被沉积，以形成图4k所示的中间产品。然后，沉积的厚的玻璃层437(例如使用对硅氮化物有选择性的化学机械抛光)被抛光，以停止在电介质硬掩模425的氮化物层处，以形成图4l所示的中间产品。电介质硬掩模425的氮化物层被去除，薄的二氧化硅层被添加，通路405被形成至金属阴极接触435和目标晶片上的最靠近接合层的金属层410，以形成图4m所示的中间产品。氧化物(即二氧化硅层)被图案化并蚀刻以使有源器件顶部层205的表面敞开，并且金属阳极接触440被沉积并蚀刻，以形成图4n所示的中间产品。继续后段金属化(backendoflinemetallization)直到期望数量的互连层级，以形成图4o所示的异质半导体结构。

将理解，通过重复上述工艺步骤(即，通过使用图4o的异质半导体结构作为目标晶片)，额外层的异质集成材料(光子或电子)可以以类似的方式被添加。例如，旋涂玻璃可以沉积在图4o的异质半导体结构上，额外的源管芯可以与其接合，并且该源管芯可以以与图4d-4o的上下文中描述的方式类似的方式被处理。

在一些实施方式中，使用诸如这里描述的异质集成技术的异质集成技术允许更复杂的系统级拓扑。材料或电路的多个区域可以接合到管芯表面的不同区域。在一些实施方式中，其中随后的微凸块层被放置在较早的混杂的层上的倒装芯片凸块集成方法允许高度复杂、高度集成的片上系统部件。这样的方法可以用于光学数据通信的系统级功能的集成。在这些情况下，可以使用成本较低的硅cmos或双极cmos双扩散金属氧化物半导体(dmos)(bcd)晶片作为目标晶片，为光子元件提供调谐、接口和控制功能，并为高速信号提供信号路由(signalrouting)。然后，更高速度的专用逻辑电路和光子管芯可以使用微凸块被集成到前侧。该方法允许复杂的印刷电路板信号路由移动到更受控制的环境，同时简化封装部件的总体架构。这种类型的复杂性降低可以与更低成本、更高数据速率的光学数据链路和有源光缆的实现相关。

当在此使用时，术语“集成电路”是电子集成电路或光子集成电路。光子集成电路是包括具有小于10微米的特征的结构(例如具有小于1微米的横向尺寸的半导体光波导)并且包括用于将电信号转换成光信号(例如调制器)或用于将光信号转换成电信号(例如光电探测器)的一个或更多个器件的物件。光子集成电路还可以包括例如晶体管的电子部件。这样，集成电路可以是电子集成电路或光子集成电路两者。

将理解，虽然这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，这里讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分而不背离本发明构思的精神和范围。

为了描述的容易，这里可以使用诸如“在……之下”、“在……下面”、“下部”、“在……下方”、“在……之上”、“上部”等的空间关系术语来描述如图中所示的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除了图中所绘的取向之外，这些空间关系术语旨在还涵盖装置在使用或在操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”或“下方”的元件将取向“在”所述另外的元件或特征“之上”。因此，示例术语“在……下面”和“在……下方”可以涵盖上和下两取向。装置可以被另外地取向(例如，旋转90度或处于另外的取向)，并且这里使用的空间关系描述语应被相应地解释。此外，还将理解，当一层被称为“在”两个层“之间”时，它可以是这两个层之间的唯一层，或者也可以存在一个或更多个居间层。

这里使用的术语仅是为了描述特定实施方式的目的，而不旨在限制本发明构思。当在此使用时，术语“基本上”、“大约”和类似术语用作近似的术语而不作为程度的术语，并且旨在解释本领域普通技术人员将识别的测量值或计算值的固有偏差。当在此使用时，术语“主要成分(majorcomponent)”是指以比组合物或产品中任何其它单一成分的量大的量存在于组合物、聚合物或产品中的成分。相反，术语“基本成分(primarycomponent)”是指构成组合物、聚合物或产品的至少按重量的50％或更多的成分。当在此使用时，术语“主要部分”当应用于多个项目时，意思是项目的至少一半。

当在此使用时，单数形式“一”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。当在此使用时，术语“和/或”包括一个或更多个相关所列项目的任何及所有组合。诸如“……中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的单独元素。此外，当描述本发明构思的实施方式时，“可以”的使用是指“本发明的一个或更多个实施方式”。而且，术语“示例性”旨在表示示例或说明。当在此使用时，术语“使用”、“正使用”和“被使用”可以被认为分别与术语“利用”、“正利用”和“被利用”同义。

将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”、“联接到”或“邻近于”另一元件或层时，它可以直接在所述另一元件或层上、直接连接到、联接到或邻近于所述另一元件或层，或者可以存在一个或更多个居间元件或层。相反，当一元件或层被称为“直接在”另一元件或层“上”、“直接连接到”、“直接联接到”或“紧邻于”另一元件或层时，不存在居间元件或层。

这里所述的任何数值范围旨在包括所述范围内包含的相同数值精度的所有子范围。例如，“1.0至10.0”的范围旨在包括所述最小值1.0与所述最大值10.0之间(且包括所述最小值1.0和所述最大值10.0)的所有子范围，也就是，具有等于或大于1.0的最小值和等于或小于10.0的最大值的所有子范围，诸如，例如2.4至7.6。这里所述的任何最大数值限制旨在包括其中包含的所有较低数值限制，并且本说明书中所述的任何最小数值限制旨在包括其中包含的所有较高数值限制。

虽然这里已经具体描述并示出了用于短波长的异质集成电路的示例性实施方式，但是许多修改和变化对本领域技术人员将是明显的。因此，将理解，根据本发明的原理构造的用于短波长的异质集成电路可以被实现为不同于如这里具体描述的那样。本发明还被限定在所附权利要求及其等同物中。

本申请要求享有2017年11月16日提交的美国临时申请第62/587,197号以及2018年2月22日提交的美国非临时申请第15/902,753号的优先权和权益，其全部内容通过引用合并于此。