半导体器件及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。

为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(finfet)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(gate-all-around)。具有全包围栅极(gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(shortchanneleffect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。

然而，现有技术形成的全包围栅极结构半导体器件的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一器件区和第二器件区；在所述衬底上形成第一掺杂层；在所述第一器件区的第一掺杂层上形成第一鳍部层；在所述第二器件区的第一掺杂层上形成第二鳍部层；形成第一鳍部层和第二鳍部层后，在第一器件区的第一掺杂层上形成第一隔离层，所述第一隔离层覆盖部分第一鳍部层侧壁；在第二器件区的第一掺杂层上形成第二隔离层，所述第二隔离层覆盖部分第二鳍部层侧壁，所述第二隔离层厚度小于第一隔离层厚度；形成第一隔离层和第二隔离层后，在所述第一隔离层上形成第一栅极结构，所述第一栅极结构覆盖部分第一鳍部层侧壁和部分第一隔离层表面；形成第一隔离层和第二隔离层后，在所述第二隔离层上形成第二栅极结构，所述第二栅极结构覆盖部分第二鳍部层侧壁和部分第二隔离层表面；在第一鳍部层顶部形成第二掺杂层；在所述第二鳍部层顶部形成第三掺杂层。

可选的，还包括：在第一器件区内形成第一导电结构，所述第一导电结构与第一器件区的第一掺杂层电连接；在第二器件区内形成第二导电结构，所述第二导电结构与第二器件区的第一掺杂层电连接；在第一器件区内形成第三导电结构，所述第三导电结构与第一栅极结构电连接；在第二器件区内形成第四导电结构，所述第四导电结构与第二栅极结构电连接；在第一器件区内形成与第二掺杂层电连接的第五导电结构；在第二器件区内形成与第三掺杂层电连接的第六导电结构。

可选的，所述第一隔离层的形成方法包括：在第二器件区的第一掺杂层上形成第一掩膜层；形成第一掩膜层后，在第一器件区的第一掺杂层和第二器件区的第一掩膜层上形成初始第一隔离层，所述初始第一隔离层覆盖第一鳍部层侧壁；回刻蚀所述初始第一隔离层，形成所述第一隔离层。

可选的，所述第二隔离层的形成方法包括：在第一器件区的第一掺杂层上形成第二掩膜层；形成第二掩膜层后，在第二器件区的第一掺杂层和第一器件区的第二掩膜层上形成初始第二隔离层，所述初始第一隔离层覆盖第一鳍部层侧壁；回刻蚀所述初始第二隔离层，形成所述第二隔离层。

可选的，形成所述第一隔离层后形成所述第二隔离层。

可选的，所述第一隔离层和第二隔离层的形成方法包括：在所述第一掺杂层上形成初始隔离膜，所述初始隔离膜覆盖第一鳍部层和第二鳍部层顶部表面；平坦化所述初始隔离膜，直至暴露出第一鳍部层和第二鳍部层顶部表面，在第一掺杂层上形成初始隔离层，所述初始隔离层顶部表面与第一鳍部层和第二鳍部层顶部表面齐平；对所述初始隔离层进行第一回刻蚀，在第一器件区的第一掺杂层表面形成第一隔离层，在第二器件区的第一掺杂层表面形成初始第二隔离层，所述第一隔离层覆盖部分第一鳍部层侧壁，所述初始第二隔离层覆盖部分第二鳍部层侧壁，所述第一隔离层和初始第二隔离层顶部表面齐平；对所述初始第二隔离层进行刻蚀，形成第二隔离层。

可选的，所述第一栅极结构顶部表面低于第一鳍部层顶部表面；所述第二栅极结构顶部表面低于第二鳍部层顶部表面。

可选的，形成第一栅极结构和第二栅极结构后，形成所述第二掺杂层和第三掺杂层；所述第二掺杂层和第三掺杂层的形成方法包括：在衬底上形成介质层，所述介质层覆盖第一栅极结构、第一鳍部层、第二鳍部层和第二栅极结构；在所述介质层内形成第一凹槽和第二凹槽，所述第一凹槽暴露出第一鳍部层，所述第二凹槽暴露出第二鳍部层；对第一凹槽底部的第一鳍部层进行第一离子掺杂形成第二掺杂层；对第二凹槽底部的第二鳍部层进行第二离子掺杂形成第三掺杂层。

可选的，所述第一离子掺杂或第二离子掺杂的工艺包括：外延生长工艺、离子注入工艺或固态源掺杂工艺。

可选的，形成第一隔离层和第二隔离层前，形成所述第二掺杂层和第三掺杂层；所述第二掺杂层和第三掺杂层的形成方法包括：对第一鳍部层顶部进行第三离子掺杂形成第二掺杂层；对第二鳍部层顶部进行第四离子掺杂形成第三掺杂层。

可选的，所述第三离子掺杂或第四离子掺杂的工艺包括：离子注入工艺或固态源掺杂工艺。

可选的，形成所述第二掺杂层过程中形成所述第三掺杂层。

可选的，形成第一栅极结构的过程中形成所述第二栅极结构。

可选的，所述第一栅极结构和第二栅极结构的形成方法包括：在所述第一隔离层上形成第一栅极结构膜，所述第一栅极结构膜覆盖第一鳍部层顶部和侧壁和部分第一隔离层表面；在所述第二隔离层上形成第二栅极结构膜，所述第二栅极结构膜覆盖第二鳍部层顶部和侧壁和部分第二隔离层表面；在所述第一栅极结构膜和第二栅极结构膜上形成第一介质层，所述第一介质层覆盖部分第一鳍部层侧壁、部分第二鳍部层侧壁、部分第一隔离层表面和部分第二隔离层表面，所述第一介质层顶部表面低于第一鳍部层和第二鳍部层顶部表面；去除第一介质层暴露出的第一鳍部层表面的第一栅极结构膜，暴露出部分第一鳍部层，在第一器件区上形成第一栅极结构；去除第一介质层暴露出第二鳍部层表面的第二栅极结构膜，暴露出部分第二鳍部层表面，在第二器件区上形成第二栅极结构。

可选的，所述第一介质层的形成方法包括：在所述第一栅极结构膜和第二栅极结构膜上形成初始介质膜，所述初始介质膜还覆盖部分第一隔离层和部分第二隔离层，且所述初始介质膜覆盖第一栅极结构膜和第二栅极结构膜顶部表面；平坦化所述初始介质膜，直至暴露出第一栅极结构膜和第二栅极结构膜顶部表面，形成初始介质层；所述初始介质层顶部表面与栅极结构膜顶部表面齐平；回刻蚀所述初始介质层，形成所述第一介质层。

可选的，所述第一介质层顶部与第一鳍部层顶部表面之间的距离为10nm～35nm。

可选的，形成所述第一栅极结构后，形成所述第二栅极结构；或者形成第二栅极结构后，形成第一栅极结构。

可选的，形成第一隔离层和第二隔离层前，形成第一鳍部层和第二鳍部层后，还包括：在所述第一鳍部层侧壁和第二鳍部层侧壁形成保护层；形成第一隔离层和第二隔离层后，去除第一隔离层暴露出的第一鳍部层侧壁表面的保护层，且去除第二隔离层暴露出的第二鳍部层侧壁表面的保护层。

可选的，所述衬底还包括第三器件区；在所述第三器件区的第一掺杂层上形成第三鳍部；在第三器件区的第一掺杂层上形成第三隔离层，所述第三隔离层覆盖部分第三鳍部侧壁，所述第三隔离层厚度小于第二隔离层厚度；在所述第三隔离层上形成第三栅极结构，所述第三栅极结构覆盖部分第三鳍部侧壁和部分第三隔离层表面；在所述第三鳍部顶部形成第四掺杂层。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底，所述衬底包括第一器件区和第二器件区；位于所述衬底上的第一掺杂层；位于所述第一器件区的第一掺杂层上的第一鳍部层；位于所述第二器件区的第一掺杂层上的第二鳍部层；位于第一器件区的第一掺杂层上的第一隔离层，所述第一隔离层覆盖部分第一鳍部层侧壁；位于第二器件区的第一掺杂层上的第二隔离层，所述第二隔离层覆盖部分第二鳍部层侧壁，所述第二隔离层厚度小于第一隔离层厚度；位于所述第一隔离层上的第一栅极，所述第一栅极覆盖部分第一鳍部层侧壁和部分第一隔离层表面；位于所述第二隔离层上的第二栅极，所述第二栅极覆盖部分第二鳍部层侧壁和部分第二隔离层表面；位于第一鳍部层顶部的第二掺杂层；位于所述第二鳍部层顶部的第三掺杂层。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案提供的半导体器件的形成方法中，第一隔离层位于第一栅极结构和第一器件区上的第一掺杂层之间，隔离第一栅极结构和第一掺杂层，第一栅极结构与第一掺杂层之间的最小距离为第一隔离层的厚度。相应的，第二栅极结构与第一掺杂层之间的最小距离为第二隔离层的厚度。第一栅极结构与第一掺杂层之间的第一鳍部层之间的距离为第一距离，第二栅极结构与第一掺杂层之间的第二鳍部层之间的距离为第二距离，第二隔离层厚度小于第一隔离层厚度，则第一距离大于第二距离。由于第一距离大于第二距离，第一栅极结构和第一掺杂层之间的电阻大于第二栅极结构与第一掺杂层之间的电阻，从而使得第一器件区所形成的晶体管的阈值电压高于第二器件区所形成的晶体管的阈值电压，以实现不同阈值电压的垂直全包围栅半导体器件，提高半导体器件的性能。

进一步，所述衬底还包括第三器件区，第三器件区的第三隔离层厚度小于第二隔离层，则第三栅极结构与第一掺杂层之间的电阻小于第二栅极结构与第一掺杂层之间的电阻，即第三器件区所形成的晶体管的阈值电压小于第二器件区所形成的晶体管的阈值电压，则所形成的垂直全包围栅半导体器件的三个晶体管的阈值电压均不同，所形成的全包围栅半导体器件内的晶体管可调节的阈值电压更多，提高半导体器件的性能。

附图说明

图1是一种垂直全包围栅半导体器件的结构示意图；

图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术的半导体器件的性能较差。

一种垂直全包围栅半导体器件，参考图1，包括：多个器件单元，所述器件单元包括：衬底100；位于所述衬底100上的第一掺杂层110；位于所述第一掺杂层110上的多个鳍部120；位于第一掺杂层110上的隔离层101，所述隔离层101覆盖部分鳍部120侧壁；位于所述隔离层101上的栅极结构130，所述栅极结构130覆盖部分鳍部120侧壁；位于鳍部120顶部的第二掺杂层150，位于隔离层101、栅极结构130和鳍部120上的介质层140，所述介质层140覆盖鳍部120顶部表面；位于介质层140内的第一导电结构161、第二导电结构162和第三导电结构163，所述第一导电结构161与第二掺杂层150电连接，所述第二导电结构162与第一掺杂层110电连接，所述第三导电结构163与栅极结构130电连接。

图1中示出了垂直全包围栅半导体器件相邻的两个器件单元a。

上述垂直全包围栅半导体器件的器件单元中，栅极结构130与第一掺杂层110之间通过隔离层101隔离，栅极结构130与第一掺杂层110之间的最小距离为隔离层101的厚度。各器件单元中，隔离层101厚度相同，则栅极结构130与第一掺杂层110之间的鳍部120的尺寸相同，则栅极结构130与第一掺杂层110之间的沟道电阻相同，因此各器件单元的阈值电压相同，难以形成不同阈值电压的垂直全包围栅半导体器件，从而导致半导体器件形成较差。

在此基础上，本发明提供一种半导体器件的形成方法，提供衬底，所述衬底包括第一器件区和第二器件区；在衬底上形成第一掺杂层；在第一器件区第一掺杂层上形成第一鳍部层、第一栅极结构和第一隔离层，第一鳍部层位于第一掺杂层上，第一隔离层覆盖部分第一鳍部层侧壁和第一掺杂层，第一栅极结构覆盖部分第一鳍部层侧壁和部分第一隔离层；在第二器件区第一掺杂层上形成第二鳍部层、第二栅极结构和第二隔离层，第二鳍部层位于第一掺杂层上，第二隔离层覆盖部分第二鳍部层侧壁和第一掺杂层，第二栅极结构覆盖部分第二鳍部层侧壁和部分第二隔离层。第一栅极结构与第一掺杂层之间的最小距离为第一隔离层的厚度。第二栅极结构与第一掺杂层之间的最小距离为第二隔离层的厚度。第二隔离层厚度小于第一隔离层厚度，则第一器件区所形成的晶体管的阈值电压高于第二器件区所形成的晶体管的阈值电压，以实现不同阈值电压的垂直全包围栅半导体器件，所述方法提高了半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。

请参考图2，提供衬底200，所述衬底200包括第一器件区i和第二器件区ii。

所述第一器件区i和第二器件区ii用于形成pmos晶体管或者nmos晶体管。

本实施例中，所述第一器件区i和第二器件区ii用于形成pmos晶体管。

本实施例中，所述衬底200还包括第三器件区。

所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。

本实施例中，所述衬底200的材料为单晶硅。

在所述衬底200上形成第一掺杂层210。

所述第一掺杂层210覆盖第一器件区i和第二器件区衬底200表面。

本实施例中，所述第一掺杂层210还覆盖第三器件区衬底200表面。

所述第一掺杂层210为源漏掺杂层的材料层。

所述第一掺杂层210可以作为第一器件区i和第二器件区ii所形成的晶体管的源端或者漏端。

本实施例中，所述第一掺杂层210为第一器件区i和第二器件区ii所形成的晶体管的源端。

在所述第一掺杂层210表面形成鳍部膜201。

所述鳍部膜201为后续形成第一鳍部层和第二鳍部层提供材料层。

本实施例中，所述鳍部膜201的材料为单晶硅。

本实施例中，还包括：在所述鳍部膜201表面形成鳍部保护膜202。

所述鳍部保护膜202在后续形成鳍部保护层提供材料层，同时在形成第一鳍部层和第二鳍部层时提供保护。

所述鳍部保护膜202的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。

本实施例中，所述鳍部保护膜202的材料为氮化硅。

请参考图3，在所述第一器件区i的第一掺杂层210上形成第一鳍部层221；在所述第二器件区ii的第一掺杂层210上形成第二鳍部层222。

本实施例中，形成第一鳍部层221过程中形成第二鳍部层222。

所述第一鳍部层221和第二鳍部层222的形成方法包括：在所述鳍部膜201上形成图形化层(未图示)，所述图形化层覆盖部分所述鳍部膜201；以所述图形化层为掩膜，刻蚀所述鳍部膜201，直至暴露出第一掺杂层210表面，形成所述第一鳍部层221和所述第二鳍部层222，所述第一鳍部层221位于第一器件区i上，所述第二鳍部层222位于第二器件区ii上。

本实施例中，所述图形化层位于鳍部保护膜202表面，所述图形化层暴露出部分所述鳍部保护膜202；刻蚀所述鳍部保护膜202和鳍部膜201，在第一鳍部层221顶部和第二鳍部层222顶部形成鳍部保护层203。

所述鳍部保护层203在用于保护第一鳍部层221和第二鳍部层222。

本实施例中，所述鳍部保护层203的材料为氮化硅。

本实施例中，所述图形化层的材料为光刻胶。形成第一鳍部层221和第二鳍部层222后，还包括：去除所述图形化层，去除所述图形化层的工艺为灰化工艺。

本实施例中，所述第一鳍部层221和所述第二鳍部层222为单晶硅。

其他实施例中，所述第一鳍部层221和第二鳍部层222不同时形成。

本实施例中，还包括：在所述第三器件区的第一掺杂层210上形成第三鳍部。

请参考图4，在所述第一鳍部层221侧壁和第二鳍部层222侧壁表面形成保护层204。

所述保护层204在后续形成介质层时保护第一鳍部层221和第二鳍部层222。

所述保护层204的形成方法包括：在所述第一掺杂层210上形成初始保护层(未图示)，所述初始保护层覆盖第一鳍部层221表面和第二鳍部层222表面；回刻蚀所述初始保护层，暴露出第一掺杂层210表面，形成所述保护层204。

所述保护层204的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。

形成第一鳍部层和第二鳍部层后，在第一器件区的第一掺杂层上形成第一隔离层，所述第一隔离层覆盖部分第一鳍部层侧壁；在第二器件区的第一掺杂层上形成第二隔离层，所述第二隔离层覆盖部分第二鳍部层侧壁，所述第二隔离层厚度小于第一隔离层厚度。

所述第一隔离层的形成方法包括：在第二器件区的第一掺杂层上形成第一掩膜层；形成第一掩膜层后，在第一器件区的第一掺杂层和第二器件区的第一掩膜层上形成初始第一隔离层，所述初始第一隔离层覆盖第一鳍部层侧壁；回刻蚀所述初始第一隔离层，形成所述第一隔离层。

所述第二隔离层的形成方法包括：在第一器件区的第一掺杂层上形成第二掩膜层；形成第二掩膜层后，在第二器件区的第一掺杂层和第一器件区的第二掩膜层上形成初始第二隔离层，所述初始第一隔离层覆盖第一鳍部层侧壁；回刻蚀所述初始第二隔离层，形成所述第二隔离层。

在一实施例中，形成第一隔离层后，形成第二隔离层。

在另一实施例中，形成第二隔离层后，形成第一隔离层。

本实施例中，形成所述第一隔离层后形成所述第二隔离层。所述第一隔离层和第二隔离层的形成方法请参考图5至图7。

请参考图5，在第一掺杂层210上形成初始隔离层205，所述初始隔离层205覆盖第一鳍部层221和第二鳍部层222侧壁。

所述初始隔离层205顶部表面与第一鳍部层221和第二鳍部层222顶部表面齐平。

所述初始隔离层205为后续形成第一隔离层和第二隔离层提供材料层。

所述初始隔离层205的形成方法包括：在所述第一掺杂层210上形成初始隔离膜(未图示)，所述初始隔离膜覆盖第一鳍部层221和第二鳍部层222顶部表面；平坦化所述初始隔离膜，直至暴露出第一鳍部层221和第二鳍部层222顶部表面，在第一掺杂层210上形成所述初始隔离层205。

形成所述初始隔离膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成初始隔离膜，使初始隔离膜的填充性能较好。

所述初始隔离层205的材料包括氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。

本实施例中，所述初始隔离层205的材料为氧化硅。

请参考图6，对所述初始隔离层205进行第一回刻蚀，在第一器件区i的第一掺杂层210表面形成第一隔离层231，在第二器件区ii的第一掺杂层210表面形成初始第二隔离层206。

所述第一隔离层231覆盖部分第一鳍部层221侧壁，所述初始第二隔离层206覆盖部分第二鳍部层222侧壁，所述第一隔离层231和初始第二隔离层206顶部表面齐平。

对所述初始隔离层205进行第一回刻蚀的工艺包括：干法刻蚀或者湿法刻蚀。

所述第一隔离层231的厚度为8nm～20nm。

后续在第一隔离层231上形成第一栅极结构，所述第一栅极结构与第一掺杂层210之间的最小距离即为第一隔离层231的厚度，所述第一栅极结构与第一掺杂层210之间的最小距离决定了第一栅极结构与第一掺杂层210之间的电阻。第一栅极结构与第一掺杂层210之间的电阻越大，第一器件区内的晶体管的开启电压越大，即第一器件区的晶体管的阈值电压越大。因此改变第一隔离层231的厚度能改变第一器件区所形成的晶体管的阈值电压。

请参考图7，对所述初始第二隔离层206进行刻蚀，形成第二隔离层232。

形成第二隔离层232的方法包括：在所述第一隔离层231上形成掩膜层(未图示)，所述掩膜层还覆盖第一鳍部层顶部和侧壁表面；以所述掩膜层为掩膜，刻蚀第二器件区的初始第二隔离层206，形成所述第二隔离层232。

后续在第二隔离层232上形成第二栅极结构，所述第二栅极结构与第一掺杂层210之间的最小距离即为第二隔离层232的厚度，所述第二栅极结构与第一掺杂层210之间的最小距离决定了第二栅极结构与第一掺杂层210之间的电阻。第二栅极结构与第一掺杂层210之间的电阻越大，第二器件区内的晶体管的开启电压越大，即第二器件区的晶体管的阈值电压越大。因此改变第二隔离层232的厚度能改变第二器件区ii所形成的晶体管的阈值电压。

所述第二隔离层232厚度小于第一隔离层231的厚度，所述第二隔离层232的厚度为4nm～16nm。

所述第二隔离层232厚度小于第一隔离层231的厚度。则第一栅极结构和第一掺杂层210之间的电阻大于第二栅极结构与第一掺杂层210之间的电阻，从而使得第一器件区i所形成的晶体管的阈值电压高于第二器件区ii所形成的晶体管的阈值电压，以实现不同阈值电压的垂直全包围栅半导体器件，提高半导体器件的性能。

本实施例中，形成第一隔离层231和第二隔离层232后，还包括：去除第一隔离层231暴露出的第一鳍部层221表面的保护层204，且去除第二隔离层232暴露出的第二鳍部层222表面的保护层204。

本实施例中，还包括：在第三器件区的第一掺杂层上形成第三隔离层，所述第三隔离层覆盖部分第三鳍部侧壁，所述第三隔离层厚度小于第二隔离层厚度。

第三器件区的第三隔离层厚度小于第二隔离层，则第三栅极结构与第一掺杂层之间的电阻小于第二栅极结构与第一掺杂层之间的电阻，即第三器件区所形成的晶体管的阈值电压小于第二器件区所形成的晶体管的阈值电压，则所形成的垂直全包围栅半导体器件的三个晶体管的阈值电压均不同，所形成的全包围栅半导体器件内的晶体管可调节的阈值电压更多，提高半导体器件的性能。

形成第一隔离层231和第二隔离层232后，在所述第一隔离层231上形成第一栅极结构，所述第一栅极结构覆盖部分第一鳍部层221侧壁和部分第一隔离层231表面；在所述第二隔离层232上形成第二栅极结构，所述第二栅极结构覆盖部分第二鳍部层222侧壁和部分第二隔离层232表面。

在一实施例中，形成所述第一栅极结构后，形成所述第二栅极结构。

在另一实施例中，形成所述第二栅极结构后，形成所述第一栅极结构。

所述第一栅极结构顶部表面低于第一鳍部层顶部表面；所述第二栅极结构顶部表面低于第二鳍部层顶部表面。

所述第一栅极结构距离第一鳍部层顶部表面的距离为第一距离，所述第二栅极结构距离第二鳍部层顶部表面的距离为第二距离。

本实施例中，第一距离等于第二距离。

本实施例中，形成第一栅极结构的过程中形成所述第二栅极结构。所述第一栅极结构和第二栅极结构的形成方法请参考图8至图10。

请参考图8，在所述第一隔离层231上形成第一栅极结构膜，所述第一栅极结构膜覆盖第一鳍部层221顶部和侧壁和部分第一隔离层231表面；在所述第二隔离层上形成第二栅极结构膜，所述第二栅极结构膜覆盖第二鳍部层222顶部和侧壁和部分第二隔离层232表面。

所述第一栅极结构膜为后续形成第一栅极结构提供材料层。

所述第二栅极结构膜为后续形成第二栅极结构提供材料层。

所述第一器件区i包括第一连接区和第一非连接区；所述第二器件区ii包括第二连接区和第二非连接区。

所述第一栅极结构膜覆盖第一器件区i的第一非连接区的第一隔离层231表面；所述第二栅极结构膜覆盖第二器件区ii的第二非连接去的第二隔离层232表面。

所述第一栅极结构膜和第二栅极结构膜的形成方法包括：在所述第一隔离层231和第二隔离层232上形成初始栅极结构膜，所述初始栅极结构膜覆盖第一鳍部层221顶部和侧壁表面、以及第二鳍部层222顶部和侧壁表面；去除第一连接区的第一隔离层231表面和第二连接区的第二隔离层232表面的初始栅极结构膜，形成所述第一栅极结构膜和第二栅极结构膜。

所述第一栅极结构膜包括第一氧化膜241、第一栅介质膜242和第一栅极膜243，所述第一氧化膜241覆盖第一非连接区的第一隔离层231表面、第一鳍部层221侧壁和顶部表面，所述第一栅介质膜242位于第一氧化膜241表面，所述第一栅极膜243位于第一栅介质膜242表面。

所述第二栅极结构膜包括第二氧化膜251、第二栅介质膜252和第二栅极膜253，所述第二氧化膜251覆盖第二非连接区的第二隔离层232表面、第二鳍部层222侧壁和顶部表面，所述第二栅介质膜252位于第二氧化膜251表面，所述第二栅极膜253位于第二栅介质膜252表面。

所述第一氧化膜241和第二氧化膜251的材料为氧化硅。所述第一栅介质膜242和第二栅介质膜252的材料为高k(k大于3.9)介质材料。所述第一栅极膜243和第二栅极膜253的材料为金属，如钨。

请参考图9，在所述第一栅极结构膜和第二栅极结构膜上形成第一介质层233，所述第一介质层233覆盖部分第一鳍部层211侧壁、部分第二鳍部层222侧壁、部分第一隔离层231表面和部分第二隔离层232表面，所述第一介质层233顶部表面低于第一鳍部层221和第二鳍部层222顶部表面。

所述第一介质层233的形成方法包括：在所述第一栅极结构膜和第二栅极结构膜上形成初始介质膜(未图示)，所述初始介质膜还覆盖部分第一隔离层231和部分第二隔离层232，且所述初始介质膜覆盖第一栅极结构膜和第二栅极结构膜顶部表面；平坦化所述初始介质膜，直至暴露出第一栅极结构膜和第二栅极结构膜顶部表面，形成初始介质层；所述初始介质层顶部表面与栅极结构膜顶部表面齐平；回刻蚀所述初始介质层，形成所述第一介质层233。

所述第一介质层233顶部与第一鳍部层221顶部表面或第一介质层233顶部第二鳍部层222顶部表面之间的距离为第三距离，所述第三距离的范围为10nm～35nm。

所述第一介质层233暴露出的第一鳍部层221和第二鳍部层222，后续用于形成第二掺杂层和第三掺杂层。所述第一距离过大，而第一鳍部层221的高度一定，则第一器件区的晶体管的沟道较短，半导体器件的性能不佳。所述第一距离过小，用于形成第二掺杂层和第三掺杂层的空间有限，所形成的第二掺杂层和第三掺杂层过小，不利于半导体器件的性能。

请参考图10，去除第一介质层233暴露出的第一鳍部层221表面的第一栅极结构膜，暴露出部分第一鳍部层221，在第一器件区i上形成第一栅极结构240；去除第一介质层233暴露出第二鳍部层222表面的第二栅极结构膜，暴露出部分第二鳍部层222表面，在第二器件区ii上形成第二栅极结构250。

本实施例中，去除第一介质层233暴露出的第一鳍部层221表面的第一栅极膜243和第一栅介质膜242，暴露出部分第一鳍部层221表面的第一氧化膜241，在第一器件区i上形成第一栅极结构240，且使得所述第一栅极膜243形成为第一栅极层246，使得所述第一栅介质膜242形成为第一栅介质层245；去除第一介质层233暴露出的第二鳍部层222表面的第二栅极膜253和第二栅介质膜252，暴露出部分第二鳍部层222表面的第二氧化膜251，在第二器件区ii上形成第二栅极结构250，且使得所述第二栅极膜253形成为第二栅极层256，使得所述第二栅介质膜252形成为第二栅介质层255。

所述第一栅极结构240包括覆盖第一非连接区的第一隔离层231表面和第一介质层233覆盖的第一鳍部层221侧壁的第一氧化膜241、第一栅介质层245和第一栅极层246；所述第一栅介质层245位于第一介质层233覆盖的第一氧化膜241表面，位于所述第一栅极层246位于第一栅介质层245表面。

所述第二栅极结构250包括覆盖第二非连接区的第二隔离层232表面和第一介质层233覆盖的第二鳍部层221侧壁的第二氧化膜251、第二栅介质层255和第二栅极层256；所述第二栅介质层255位于第一介质层233覆盖的第二氧化膜251表面，位于所述第二栅极层256位于第二栅介质层255表面。

第一介质层233暴露出的第一氧化膜241在后续形成第二介质层时保护第一鳍部层221。第一介质层233暴露出的第二氧化膜251在后续形成第二介质层时保护第二鳍部层222。

本实施例中，还包括：在所述第三隔离层上形成第三栅极结构，所述第三栅极结构覆盖部分第三鳍部侧壁和部分第三隔离层表面。

第三器件区的第三隔离层厚度小于第二隔离层，则第三栅极结构与第一掺杂层之间的电阻小于第二栅极结构与第一掺杂层之间的电阻，即第三器件区所形成的晶体管的阈值电压小于第二器件区所形成的晶体管的阈值电压，则所形成的垂直全包围栅半导体器件的三个晶体管的阈值电压均不同，所形成的全包围栅半导体器件内的晶体管可调节的阈值电压更多，提高了半导体器件的性能。

请参考图11，在第一鳍部层221顶部形成第二掺杂层211；在所述第二鳍部层222顶部形成第三掺杂层212。

在一实施例中，形成第二掺杂层211后，形成第三掺杂层212。

在另一实施例中，形成第三掺杂层212后，形成第二掺杂层211。

本实施例中，形成第二掺杂层211过程中形成第三掺杂层212。

所述第二掺杂层211和第三掺杂层212的形成方法包括：在衬底200上形成第二介质层234，所述第二介质层234覆盖第一栅极结构240、第一鳍部层221、第二鳍部层222和第二栅极结构250；在所述第二介质层234内形成第一凹槽208和第二凹槽209，所述第一凹槽208暴露出第一鳍部层221，所述第二凹槽209暴露出第二鳍部层222；对第一凹槽208底部的第一鳍部层221进行第一离子掺杂形成第二掺杂层211；对第二凹槽209底部的第二鳍部层222进行第二离子掺杂形成第三掺杂层212。

所述第一离子掺杂或第二离子掺杂的工艺包括：外延生长工艺、离子注入工艺或固态源掺杂工艺。

本实施例中，所述第一离子掺杂和第二离子掺杂的工艺为离子注入工艺。

对第一凹槽208底部的第一鳍部层221和第二凹槽209底部的第二鳍部层222进行离子注入，在第一凹槽208底部的第一鳍部层221顶部形成第二掺杂层211，在第二凹槽209底部的第二鳍部层222顶部形成第三掺杂层212。

在一实施例中，形成第一隔离层和第二隔离层前，形成所述第二掺杂层和第三掺杂层；所述第二掺杂层和第三掺杂层的形成方法包括：对第一鳍部层顶部进行第三离子掺杂形成第二掺杂层；对第二鳍部层顶部进行第四离子掺杂形成第三掺杂层。

所述第三离子掺杂或第四离子掺杂的工艺包括：离子注入工艺或固态源掺杂工艺。

本实施例中，还包括：在所述第三鳍部顶部形成第四掺杂层。

请参考图12，形成第二掺杂层211和第三掺杂层212后，在所述第一器件区i上的第一介质层233、第二介质层234和第一隔离层231内形成第三凹槽261，所述第三凹槽261暴露出第一掺杂层210表面；在所述第一器件区i上的第一介质层233、第二介质层234内形成第四凹槽262，所述第四凹槽262暴露出部分第一隔离层231表面；在所述第二器件区ii上的第一介质层233、第二介质层234和第二隔离层232内形成第五凹槽271，所述第五凹槽271暴露出第一掺杂层210表面；在所述第二器件区ii上的第一介质层233、第二介质层234内形成第六凹槽272，所述第六凹槽272暴露出部分第二隔离层232表面。

所述第三凹槽261位于第一器件区i的第一连接区上的第一掺杂层210表面；所述第四凹槽262位于第一器件区i的第一非连接区上的第一隔离层231表面。

所述第五凹槽271位于第二器件区ii的第二连接区上的第一掺杂层210表面；所述第六凹槽272位于第二器件区ii的第二非连接区上的第二隔离层232表面。

所述第三凹槽261为后续形成第一导电结构提供空间。

所述第四凹槽262为后续形成第三导电结构提供空间。

所述第五凹槽271为后续形成第二导电结构提供空间。

所述第六凹槽272为后续形成第四导电结构提供空间。

请参考图13，在所述第一凹槽208内形成第五导电结构283；在所述第二凹槽209内形成第六导电结构293；在所述第三凹槽261内形成第一导电结构281；在第四凹槽262内形成第三导电结构282；在第五凹槽271内形成第二导电结构291；在所述第六凹槽272内形成第四导电结构292。

所述第一导电结构281位于第一器件区i的第一连接区上的第一掺杂层210表面，所述第一导电结构281与第一器件区i的第一掺杂层210电连接。

所述第二导电结构291位于第二器件区ii的第二连接区上的第一掺杂层210表面，所述第二导电结构291与第二器件区ii的第一掺杂层210电连接。

所述第三导电结构282位于第一器件区i的第一非连接区上的第一隔离层231表面，所述第三导电结构282与第一栅极结构240电连接。

所述第四导电结构292位于第二器件区ii的第二非连接区上的第二隔离层232表面，所述第四导电结构292与第二栅极结构250电连接。

所述第五导电结构283位于第一器件区i的第二介质层234内，所述第五导电结构283与第二掺杂层211电连接。

所述第六导电结构293位于第一器件区i的第二介质层234内，所述第六导电结构293与第三掺杂层电212连接。

所述第一导电结构281、第二导电结构291、第三导电结构282、第四导电结构292、第五导电结构283和第六导电结构293的形成方法包括：在第一凹槽208、第二凹槽209、第三凹槽261、第四凹槽262、第五凹槽271和第六凹槽272内和第二介质层234上形成初始导电材料层(未图示)；平坦化所述初始导电材料层，直至暴露出第二介质层234顶部表面，形成所述第一导电结构281、第二导电结构291、第三导电结构282、第四导电结构292、第五导电结构283和第六导电结构293。

所述初始导电材料层的材料为金属，如钨、钴、钛或镍。

本实施例中，所述初始导电材料层的材料为钴。

形成初始导电材料层的工艺为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图13，包括：衬底200，所述衬底200包括第一器件区i和第二器件区ii；位于所述衬底200上的第一掺杂层210；位于所述第一器件区i的第一掺杂层210上的第一鳍部层221；位于所述第二器件区ii的第一掺杂层210上的第二鳍部层222；位于第一器件区i的第一掺杂层210上的第一隔离层231，所述第一隔离层231覆盖部分第一鳍部层221侧壁；位于第二器件区ii的第一掺杂层210上的第二隔离层232，所述第二隔离层232覆盖部分第二鳍部层222侧壁，所述第二隔离层232厚度小于第一隔离层231厚度；位于所述第一隔离层231上的第一栅极结构240，所述第一栅极结构240覆盖部分第一鳍部层221侧壁；位于所述第二隔离层232上的第二栅极结构250，所述第二栅极结构250覆盖部分第二鳍部层222侧壁；位于第一鳍部层221顶部的第二掺杂层211；位于所述第二鳍部层222顶部的第三掺杂层212。

所述衬底200、第一鳍部层221和第二鳍部层222参照前述实施例的内容，不再详述。

所述第一栅极结构和第二栅极结构的结构和位置参考前述实施例的内容，不再详述。

所述第一隔离层231和第二隔离层232的材料和位置参考前述实施例的内容，不再详述。

本实施例中，还包括：位于第一器件区i内的第一导电结构281，所述第一导电结构281与第一器件区i的第一掺杂层210电连接；位于第二器件区ii内的第二导电结构291，所述第二导电结构291与第二器件区ii的第一掺杂层210电连接；位于第一器件区i内的第三导电结构282，所述第三导电结构282与第一栅极结构240电连接；位于第二器件区ii内的第四导电结构292，所述第四导电结构292与第二栅极结构250电连接；位于第一器件区i内的与第二掺杂层211电连接的第五导电结构283；位于第二器件区ii内的与第三掺杂层212电连接的第六导电结构293。

所述第一导电结构281、第二导电结构291、第三导电结构282、第四导电结构292、第五导电结构283和第六导电结构293的材料和位置参考前述实施例的内容，不再详述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。