具有偏移通孔的集成电路封装的制作方法

相关申请的交叉引用

本申请要求于2012年6月25日提交的美国非临时专利申请第13/532,126号的权益和优先权，所述专利申请的内容据此宛如在本文充分阐述般以引用的方式并入。

本发明一般涉及集成电路封装，且更特定而言，涉及具有用于容纳使晶片与衬底互连的焊料凸块的集成电路封装。

发明背景

晶片可由上覆有许多金属材料的交替层和夹层介电(ild)材料的半导体芯片形成。晶片可进一步包括上覆于材料和ild层的钝化材料，和一层或多层绝缘材料，诸如上覆于钝化材料的聚酰亚胺。

通常，延伸通过绝缘材料层的焊料凸块或其它互连结构使晶片与衬底互连，所述衬底通常由有机材料形成。晶片和互连衬底通常被统称为集成电路封装。

组成封装的每个不同材料具有不同的热膨胀(cte)系数。例如，硅半导体芯片可具有约2.6×10^-6/℃的cte；聚酰亚胺可具有约35×10^-6/℃的cte；无铅焊料材料可具有在约20-30×10^-6/℃的cte范围内的cte，以及有机衬底可具有约17×10^-6/℃的cte。在制造和使用期间，封装的温度会发生变化，造成不同的材料根据其各自cte膨胀或收缩。

cte不匹配进而导致封装组件上由于差异膨胀的热机械应力。基于组件之间的cte差，组件在受热时也倾向翘曲。这在组件彼此远离而翘曲时造成剥离应力。这些应力通常被称为芯片封装交互(cpi)应力。

历史上，使晶片与衬底互连的焊料凸块至少部分地缓和cpi应力。焊料凸块通常由相对韧性的含铅合金组成，所述含铅合金能够响应于差异膨胀和翘曲而变形，因此吸收应力并倾向于使晶片和衬底相互隔离。

然而，最近，已使用无铅材料替代含铅焊料材料。这些无铅材料倾向更硬，即，比含铅材料具有更低韧性。因此，无铅焊料凸块倾向于吸收更少的应力。在一些情况下，这可使得晶片从其余封装破裂或脱层。

由性能需求做出必要的其它材料选择让该问题加重。特定而言，随着半导体芯片的特征尺寸减小，出于性能原因，有必要选择具有小于3(低k材料)或小于2.7(超低k(ulk)材料的介电常数(k)的ild材料。与具有k＞3的介电材料相比，这种材料通常具有较低的抗剪强度和粘结强度以及对相邻晶片层的较差粘附性。因此，低k和ulkild材料尤其容易造成机械故障，诸如破裂或脱层。

因此，需要提供对热机械应力的改进保护的半导体封装设计。

发明概述

作为本发明的示例，集成电路封装形成有偏移通孔。集成电路封装的每个通孔从与半导体芯片上的集成电路连通的衬垫延伸通过上覆于半导体芯片的绝缘材料至面向衬底的附着面。在通孔中容纳的金属材料使半导体芯片与衬底机械地并电气地互连。每个通孔的接近附着面的部分横向偏离接近衬垫的部分，其在远离半导体芯片的中心的方向上从所述衬垫延伸。

根据本发明的一个方面，公开一种集成电路封装，其包括：半导体芯片，其具有在其上形成的集成电路；至少一个衬垫，其与集成电路电连通；绝缘层，其上覆于半导体芯片，绝缘层具有用于将半导体芯片附接到衬底的附着面；至少一个通孔，其从附着面延伸通过绝缘层至衬垫，通孔包括接近衬垫的第一通孔开口和接近附着面的第二通孔开口，其中第二开口的中心在远离半导体芯片的中心的方向上横向偏离第一开口的中心；衬底；容纳在通孔中的金属材料，其使衬垫与衬底机械地并电气地互连，并将半导体芯片附接到衬底。

根据本发明的另一方面，公开了一种制造包括半导体芯片的集成电路晶片的方法，所述半导体芯片具有在其上形成的集成电路和与集成电路电连通的衬垫。所述方法包括：形成上覆于半导体芯片的第一绝缘材料；形成从衬垫沿第一纵轴延伸通过第一绝缘材料的第一通孔；形成上覆于第一绝缘材料的第二绝缘层；以及形成与第一通孔连通的第二通孔，第二通孔沿第二纵轴延伸通过第二绝缘材料，第二纵轴在远离晶片的中心的方向上偏离第一纵轴。

根据本发明的另一方面，公开了一种集成电路晶片，其包括：半导体芯片，其上具有集成电路；多个衬垫，其与集成电路电连通；绝缘层，其上覆于集成电路晶片，绝缘层具有用于将半导体芯片附接到衬底的附着面；多个通孔，所述通孔的每一个延伸通过绝缘层至用于容纳金属结构的衬垫中的对应一个以将集成电路与衬底互连；其中通孔的每一个具有接近半导体芯片的第一开口和接近附着面的第二开口，并且第二开口的中心比第一开口的中心距离集成电路的中心更远。

根据本发明的另一方面，公开了一种集成电路封装，其包括：衬底和晶片。晶片包括半导体芯片、上覆于半导体芯片的绝缘层和通过绝缘层的多个通孔。集成电路进一步包括多个金属互连结构，互连结构中的每一个容纳在通孔的对应一个中，并且金属互连结构的每一个在第一端接合到晶片，而在第二端接合到衬底，其中第二端比第一端距离晶片的几何中心更远。

根据本发明的又另一方面，提供了一种集成电路晶片，其包括：半导体芯片，其上具有集成电路；多个衬垫，其与集成电路电连通；绝缘层，其上覆于集成电路晶片，所述绝缘层具有用于将半导体芯片附接到衬底的附着面；布置成图案的多个第一通孔布置，多个第一通孔的每一个延伸通过绝缘层至用于容纳金属结构的衬垫中的对应一个以将集成电路与衬底互连；其中多个第一通孔中的每一个具有接近半导体芯片的第一开口和接近附着面的第二开口，并且第一开口的中心在朝向集成电路晶片的中心的方向上相对于第二开口的中心而横向偏移第一距离；多个第二通孔，其布置成与多个第一通孔的图案同心的图案，多个第二通孔的每一个延伸通过绝缘层至用于容纳金属结构的衬垫中的对应一个以将集成电路与衬底互连；其中多个第二通孔的每一个具有接近半导体芯片的第一开口和接近附着面的第二开口，并且第一开口的中心在朝向集成电路晶片的中心的方向上相对于第二开口的中心而横向偏移不同于第一距离的第二距离。

根据本发明的又另一方面，提供了一种集成电路晶片，其包括：半导体芯片，其上具有集成电路；多个衬垫，其与集成电路电连通；绝缘层，其上覆于集成电路晶片，所述绝缘层具有用于将半导体芯片附接到衬底的附着面；多个通孔，所述通孔的每一个延伸通过绝缘层至用于容纳金属结构的衬垫中的对应一个以将集成电路与衬底互连；其中多个通孔至少布置成以集成电路的中心为中心的第一图案和与第一图案同心的第二图案，并且所述通孔的每一个具有接近半导体芯片的第一开口和附着面的第二开口，其中第一开口的中心在朝集成电路的中心的方向上横向偏离第二开口的中心，且其中在布置成第一图案的通孔中偏移第一距离，以及在布置成第二图案的通孔中偏移不同于第一距离的第二距离。

具体而言，本发明的一些方面可以阐述如下：

1.一种集成电路封装，其包括：

半导体芯片，在其上形成集成电路；

至少一个衬垫，其与所述集成电路电连通；

绝缘层，其上覆于所述半导体芯片，所述绝缘层具有用于将所述半导体芯片附接到衬底的附着面；

至少一个通孔，其从所述附着面延伸通过所述绝缘层至所述衬垫，所述通孔包括接近所述衬垫的第一通孔开口和从所述附着面延伸的第二通孔开口并且具有金属内层，其中所述第二通孔开口的中心在远离所述半导体芯片的中心的方向上横向偏离所述第一通孔开口的中心；

衬底；

容纳在所述通孔中并且从所述附着面延伸至所述衬底的焊料凸块，其用于使所述衬垫与所述衬底机械地并电气地互连，并且将所述半导体芯片附接到所述衬底；

其中所述通孔包括沿第一纵轴延伸远离所述衬垫的第一通孔部分和沿第二纵轴延伸远离所述附着面的第二通孔部分，其中所述第二纵轴在远离所述半导体芯片的中心的方向上横向偏离所述第一纵轴的中心；

其中所述绝缘层包括第一子层和第二子层，所述第一通孔部分延伸通过所述第一子层且所述第二通孔部分延伸通过所述第二子层。

2.根据条款1所述的集成电路封装，其中所述第二纵轴沿通过所述半导体芯片的所述中心和所述第一纵轴的线向外偏离所述第一纵轴。

3.根据条款1所述的集成电路封装，其中所述第一纵轴在远离所述半导体芯片的所述中心的方向上横向偏离所述衬垫的中心。

4.根据条款1所述的集成电路封装，其中所述衬垫是后段制程衬垫。

5.根据条款1所述的集成电路封装，其中所述第二通孔部分具有比所述第一通孔部分的横截面积更大的横截面积。

6.根据条款5所述的集成电路封装，其中所述第一和第二通孔部分的每一个是截头圆锥形，并且所述第二通孔部分的最小横截面积大于所述第一通孔部分的最大横截面积。

7.根据条款1所述的集成电路封装，其中所述绝缘层由聚酰亚胺形成。

8.根据条款1所述的集成电路封装，其包括在所述半导体芯片与所述绝缘层之间形成的至少一个夹层介电层，所述至少一个夹层介电层由具有小于2.7的介电常数的材料形成。

9.根据条款1所述的集成电路封装，其还包括从所述附着面延伸通过所述绝缘层至所述至少一个衬垫中的一个的中心通孔，所述中心通孔包括沿通过所述半导体芯片的所述中心的中心纵轴延伸远离所述衬垫的第一通孔部分，以及沿所述中心纵轴延伸远离所述附着面的第二通孔部分。

10.一种制造包括半导体芯片的集成电路晶片的方法，所述半导体芯片具有在其上形成的集成电路和与所述集成电路电连通的至少一个衬垫，所述方法包括：

形成上覆于所述半导体芯片的第一绝缘层；

形成沿第一纵轴从所述衬垫延伸通过所述第一绝缘层的第一通孔；

形成上覆于所述第一绝缘层的第二绝缘层；

形成与所述第一通孔连通的第二通孔，所述第二通孔沿第二纵轴从用于将所述集成电路晶片附接到衬底的附着面延伸通过所述第二绝缘层，所述第二纵轴在远离所述晶片的中心的方向上偏离所述第一纵轴；以及

至少在所述第一通孔和所述第二通孔内沉积金属层。

11.根据条款10所述的方法，其还包括：

在所述第一通孔和第二通孔中沉积可流动的、用于形成焊料凸块的金属互连结构；

倒置所述集成电路晶片；以及

通过所述互连结构的方式使所述集成电路晶片与所述衬底互连。

12.根据条款10所述的方法，其中所述第一纵轴在远离所述晶片的所述中心的方向上从所述衬垫的中心偏移。

13.根据条款10所述的方法，其中所述形成所述第一通孔包括使用光刻工艺来曝光所述第一绝缘层且使用显影剂移除所述第一绝缘层的曝光区域，且其中所述形成所述第二通孔包括使用光刻工艺来曝光所述第二绝缘层且使用显影剂移除所述第二绝缘层的曝光区域。

14.根据条款10所述的方法，其中所述衬垫是后段制程衬垫。

15.根据条款10所述的方法，其中所述第一通孔和所述第二通孔是截头圆锥形，并且所述第二通孔的最小横截面积大于所述第一通孔的最大横截面积。

16.一种集成电路晶片，其包括：

半导体芯片，其上具有集成电路；

多个衬垫，其与所述集成电路电连通；

绝缘层，其上覆于所述集成电路晶片，所述绝缘层具有用于将所述半导体芯片附接到衬底的附着面；

多个通孔，所述通孔的每一个延伸通过所述绝缘层至所述衬垫的对应一个以容纳焊料凸块从而使所述集成电路晶片与衬底互连；

其中所述通孔的每一个具有接近所述半导体芯片的第一开口和从所述附着面延伸的第二开口并且具有金属内层，并且所述第二开口的中心比所述第一开口的中心距离所述集成电路晶片的中心更远；

其中所述通孔中的每一个包括沿第一纵轴延伸远离所述衬垫的第一通孔部分和沿第二纵轴延伸远离所述附着面的第二通孔部分，其中所述第二纵轴在远离所述半导体芯片的中心的方向上横向偏离所述第一纵轴的中心；

其中所述绝缘层包括第一子层和第二子层，所述第一通孔部分延伸通过所述第一子层且所述第二通孔部分延伸通过所述第二子层。

17.一种集成电路晶片，其包括：

半导体芯片，其上具有集成电路；

多个衬垫，其与所述集成电路电连通；

绝缘层，其上覆于所述集成电路晶片，所述绝缘层具有用于将所述半导体芯片附接到衬底的附着面；

布置成图案的多个第一通孔，所述多个第一通孔的每一个延伸通过所述绝缘层至所述衬垫的对应一个以容纳焊料凸块从而使所述集成电路晶片与衬底互连；

其中所述多个第一通孔的每一个具有接近所述半导体芯片的第一开口和从所述附着面延伸的第二开口并且具有金属内层，以及所述第一开口的中心在朝所述集成电路晶片的中心的方向上相对于所述第二开口的中心横向偏移第一距离；

多个第二通孔，其布置成与所述多个第一通孔的所述图案同心的图案，所述多个第二通孔的每一个延伸通过所述绝缘层至所述衬垫的对应一个以容纳焊料凸块从而使所述集成电路晶片与衬底互连；

其中所述多个第二通孔的每一个具有接近所述半导体芯片的第一开口和从所述附着面延伸的第二开口，以及所述第一开口的中心在朝所述集成电路晶片的所述中心的方向上相对于所述第二开口的中心横向偏移不同于所述第一距离的第二距离；

其中所述多个第一通孔的每一个包括沿第一纵轴延伸远离所述衬垫的第一通孔部分和沿第二纵轴延伸远离所述附着面的第二通孔部分，其中所述第二纵轴在远离所述半导体芯片的中心的方向上横向偏离所述第一纵轴的中心；

其中所述绝缘层包括第一子层和第二子层，所述第一通孔部分延伸通过所述第一子层且所述第二通孔部分延伸通过所述第二子层。

18.根据条款17所述的集成电路晶片，其中所述多个第一通孔的每一个比所述多个第二通孔的每一个更靠近所述集成电路晶片的所述中心，且所述第二距离大于所述第一距离。

19.根据条款17所述的集成电路晶片，其中所述多个第一通孔的所述图案和所述多个第二通孔的所述图案中的至少一个是矩形。

20.一种集成电路晶片，其包括：

半导体芯片，其上具有集成电路；

多个衬垫，其与所述集成电路电连通；

绝缘层，其上覆于所述集成电路晶片，所述绝缘层具有用于将所述半导体芯片附接到衬底的附着面；

多个通孔，所述通孔的每一个延伸通过所述绝缘层至所述衬垫的对应一个以容纳焊料凸块从而使所述集成电路晶片与衬底互连；

其中所述多个通孔布置成以所述集成电路晶片的中心为中心的至少第一图案和与所述第一图案同心的第二图案，且所述通孔的每一个具有接近所述半导体芯片的第一开口和从所述附着面延伸的第二开口并且具有金属内层，其中所述第一开口的中心在朝所述集成电路晶片的所述中心的方向上横向偏离所述第二开口的中心，且其中所述偏离是在布置成所述第一图案的所述通孔中偏移第一距离以及在布置成所述第二图案的所述通孔中偏移不同于所述第一距离的第二距离；

其中所述通孔中的每一个包括沿第一纵轴延伸远离所述衬垫的第一通孔部分和沿第二纵轴延伸远离所述附着面的第二通孔部分，其中所述第二纵轴在远离所述半导体芯片的中心的方向上横向偏离所述第一纵轴的中心；

其中所述绝缘层包括第一子层和第二子层，所述第一通孔部分延伸通过所述第一子层且所述第二通孔部分延伸通过所述第二子层。

21.根据条款20所述的集成电路晶片，其中布置成所述第二图案的所述通孔的每一个比布置成所述第一图案的所述通孔的每一个距离所述集成电路晶片的中心更远，且所述第二距离大于所述第一距离。

22.根据条款20所述的集成电路晶片，其中所述第一图案和所述第二图案中的至少一个是矩形。

附图简述

在仅以举例的方式进行说明的附图中，本发明的实施方案为：

图1是本发明的实施方案的半导体封装示例的横截面视图；

图2是图1的沿线ii-ii截取的半导体封装的横截面视图；

图3是在图2中描绘的横截面的简化示意图；

图4是本发明的替代实施方案的半导体封装示例的横截面视图；

图5a-5k是在不同的制造阶段的图1的半导体封装的子组件的部分横截面视图。

具体实施方式

图1描绘了半导体封装10，为本发明的实施方案的示例。半导体封装10通常包括通过一系列焊料凸块28而与衬底26互连的晶片12。晶片12包括半导体芯片11，其上具有集成电路(未示出)。

晶片12以倒装芯片(flip-chip)附接到衬底26中。焊料凸块28从晶片12的附着面34延伸。晶片12通过这些凸块附接到衬底，这些凸块回流以用于与衬底26机械地并电气地互连。可选地，下填料(未示出)可进一步将晶片12附接到衬底26。

集成电路通过包括beol衬垫14的后段制程(beol)堆互连。此外，beol堆包括夹层介电(ild)材料15、16，其电气地分离beol堆的导电元件。ild材料15、16可由低k介电材料(诸如hssq、类金刚石、碳掺杂sio2或sicoh)或ulk介电材料(诸如，多孔sicoh)形成。为简单起见，仅描绘beol堆的一部分，包括beol衬垫14和ild材料15、16。beol衬垫14由通过ild层15的导电迹线连接到beol堆(未示出)的其它元件。beol堆可包括在半导体芯片11与beol衬垫14以及ild材料15、16之间的额外层的金属迹线和ild材料。

晶片12还可包括上覆于beol衬垫14和ild材料16的钝化材料18的层以保护晶片12的元件免遭腐蚀。顶部钝化材料18、晶片12可包括绝缘材料层。封装10示出有绝缘材料的两个层20、22，但是可具有更多或更少层。层20、22可由聚酰亚胺、聚苯并双噁唑、苯并环丁烯或类似材料。

通孔24形成通过层20、22以容纳用于通过beol衬垫14将晶片12与衬底26机械地并电气地互连的焊料凸块28。焊料凸块28可由电气导电材料形成，并且从晶片12的附着面34延伸。焊料凸块28可由无铅材料，诸如snag、sncu、snagcu或其它无铅合金形成。在细间距(fine-pitch)应用中，焊料凸块28可以是铜柱。一个或多个导电金属层(未示出)还可在焊料凸块24与beol衬垫14之间形成。可选地，附着面34与接近焊料凸块28的衬底26之间的区域可使用环氧树脂下填料(未示出)来填充以保护和/或机械地增强互连。

衬底26可安装在电路板32上以使半导体封装10与和电路板互连的其它设备互连。通常，衬底26由有机材料形成，但将理解，熟练技术人员可知道替代地由任何适合的材料形成。

图2描绘了绝缘材料层22的底侧的部分，示出用于使半导体封装10与衬底26互连的焊料凸块(统称为焊料凸块28；个别为焊料凸块28a至28y)的阵列。焊料凸块通常布置成5×5的网格图案。然而，根据半导体封装10的功能需求，焊料凸块28与更多或更少凸块可替代地布置成交替图案。

如示出，焊料凸块28a位于晶片12的中心，标记为点a，其位于半导体芯片11的中心上。焊料凸块28b至28y位于远离晶片12的中心。然而，焊料凸块28不需要包括位于晶片12的中心处的凸块。

在制造和操作期间，半导体封装10可受热。不幸地，这导致半导体封装10的部件以对应于其各自的热膨胀系数(其如先前所述的，可广泛变化)的速率膨胀和/或收缩。

当焊料凸块28将晶片12与衬底26机械互连时，晶片12和衬底26的差异膨胀和收缩造成对焊料凸块28、beol衬垫14、焊料凸块28与beol衬垫14之间的结合点和/或焊料凸块28与衬底26之间的结合点进行热机械剪切(thermo-mechanicalshear)和剥离应力。进一步地，beol衬垫14上的应力可对相邻ild材料15、16强加应力。还可能存在由于差异膨胀和收缩而产生的剪切应力，这取决于条件和封装特征。

晶片12和衬底26的每一个将倾向于在所有方向上热膨胀远离其各自的中心。因此，膨胀的累积影响随着从晶片12和衬底26的各自几何中心的距离增加而增加。收缩的累积影响将同样随着从晶片12和衬底26的中心的距离增加而增加。因此，热机械应力的量级随着从晶片12和衬底26的距离增加而增加。

因此，如在图2中图示，热机械应力将在中心(图2中的位置a)接近零。热机械应力在相对于位置a的位置b将会更高，且在位置c仍更高。出于相同的原因，峰值热机械应力随着晶片12的尺寸增加而增加。

热机械应力，尤其是剥离应力，可造成破裂形成且在ild材料15、16中传播。还可能会发生ild材料15、16的层的部分或甚至全部脱层。ild材料15、16和ild材料15、16之间的界面和半导体封装10的相邻部件尤其容易遭受破裂和脱层：虽然出于性能原因，低k和ulkild材料通常是可取的或必要的，但是此类材料通常具有较差机械特性，如低强度。

焊料凸块28a至28y的每一个容纳在对应的通孔24a至24y(共同地，通孔24)中。在图1的放大部分中的横截面中描绘通孔24a和24b。通孔24a位于晶片12的中心处，并位于半导体芯片11的中心上。通孔24b横向偏离晶片12的中心。通孔24b的几何布置代表通孔24c至24y的布置，其同样横向偏离晶片12的中心。通孔24具有第一通孔部分36和第二通孔部分38(个别地，分别为通孔部分36a到36y和38a到38y)。第一通孔部分36从beol衬垫14延伸通过层20。第二通孔部分38从附着面34延伸通过层22并与第一通孔部分36连通。因此，通孔24延伸远离beol衬垫14通过绝缘材料的层20和22。

第一通孔部分36和第二通孔部分38的每一个沿通过每个各自通孔部分的中心的纵轴延伸。通孔24b的第一通孔部分36b的纵轴为轴42，而通孔24b的第二通孔部分38b的纵轴为轴44。通孔24a的第一和第二通孔部分36a和38a是同轴的并沿纵轴46延伸。

第一通孔部分36具有接近beol衬垫14的开口48(在图1中分别示为第一通孔部分36a、36b的开口48a、48b)和其中第一通孔部分36与第二通孔部分38交叉的开口50(同样示为50a、50b)。类似地，第二通孔部分在第一和第二通孔部分的交叉点处具有开口52且在附着面34处具有开口54(分别示为52a、52b和54a、54b)。通孔部分36和38是截头圆锥形，直径分别从开口48、52处的最小值增加到开口50、54处的最大值。第二通孔部分38的最小直径大于第一通孔部分36的最大直径。由于通孔24具有这种几何形状，通孔24的侧壁在层20的表面顶部具有平坦阶梯，其中第一和第二部分相交。如将理解，通孔24的形状确定焊料凸块28的形状。因此，由于通孔24的几何形状，焊料凸块28位于通孔24的壁中的平坦阶梯上。此外，由于通孔24的形状，焊料凸块28在其接合到衬底26处的直径大于在其接合到beol衬垫14处的直径。

在替代实施方案中，通孔24可具有不同的形状。例如，第一和第二部分可以是圆柱形，具有垂直侧壁且阶梯位于其中第一和第二部分交叉的侧壁中。

转到图3，在简化示意图中示出绝缘材料的层22的底侧。出于图示通孔24的配置的目的，图3省略焊料凸块28。此外，仅示出第一通孔部分36的开口50和第二通孔部分38的开口54。如先前所述，通孔24a位于晶片12的中心处。通孔24a的第一和第二部分36a和38a是同轴的，且沿着纵轴46延伸，纵轴46通过晶片12的中心和半导体芯片11的中心。相反，通孔24b远离晶片12的中心。通孔24b的第二通孔部分38b在远离晶片12和半导体芯片11的几何中心的方向上横向偏离第一通孔部分36b。特定而言，第二通孔部分38b的纵轴44在远离晶片12和半导体芯片11的中心的方向上横向偏离纵轴42。通孔24c至24y同样偏离晶片12的中心，且其各自第二通孔部分在远离晶片12的中心和半导体芯片11的中心的方向上偏离其各自的第一通孔部分。

因为通孔24界定焊料凸块28的形状，所以焊料凸块28的接近衬底26的部分同样在远离晶片12和半导体芯片11的几何中心的方向上偏离接近beol衬垫14的部分。因此，以此方式使第二通孔部分38偏离第一通孔部分36定位焊料凸块28与衬底26之间的接合点，该处的热机械应力为最高。相比之下，如果第二通孔部分38不从第一通孔部分36偏移，那么焊料凸块28与衬底26之间的接合点将被定位在靠近晶片12和半导体芯片11的中心的较低应力区域。如将理解，因为通孔24a位于晶片12的中心处，所以在任何给定方向上的偏移将导致第二通孔部分38a的一部分距离晶片12的中心更远，而第二通孔部分38a的一部分距离更近。因此，偏移第二通孔部分38a将不会如偏移第二通孔部分38的剩余部分一样提供相同的益处。

施加到焊料凸块28的热机械应力被传递到层20、22，beol衬垫14和ild层15、16。如先前所述，ild层15、16易于破裂和/或脱层。另一方面，层20、22相对柔软且可忍受某种程度变形而不从封装10的相邻层破裂、断裂或脱层。层20、22的变形会吸收应力。层20和22因此具有缓冲作用，吸收一些应力使得更少应力被传递到beol衬垫14和ild层15、16。通孔24的上述几何形状在经历高热机械应力的区域中的焊料凸块28下面，即在位于远离晶片12和半导体芯片11的中心的每个焊料凸块28的一侧上提供额外的材料层20和22。因此，相对于不具有偏移通孔部分的晶片，更高应力通过层20和22的变形而被吸收，而不是被传递到beol衬垫14和ild层15、16。

如图2-3中所描绘，第一通孔部分36与beol衬垫14对齐，其在晶片12上呈网格图案均匀地分布。第二通孔部分38具有恒定尺寸和离对应的第一通孔部分36的恒定偏移距离。最大可允许的偏移距离受工艺限制控制。此外，将理解，第二通孔部分38的每一个必须与对应的第一通孔部分36重叠。在描绘的实施方案中，偏移距离由第一和第二通孔部分36和38的尺寸来确定。

如图3中所描绘，第二通孔部分38的每一个沿径向线从第一通孔部分36的对应一个向外偏移，所述径向线通过晶片12和半导体芯片11的中心以及各自第一通孔部分36的中心。例如，线55与轴42和轴46相交，通孔24b的第一通孔部分36b沿轴42延伸，且轴46通过晶片12和半导体芯片11的中心。轴44(第二通孔部分38b沿该轴延伸)沿线55从轴42向外偏移。对于对称的且具有圆形开口的通孔部分，诸如在图3-4中描绘的截头圆锥形通孔部分，这会导致第二通孔部分38位于距离晶片12的中心尽可能远的一段给定偏移距离处。在该配置中，焊料凸块28将在经历最高应力的区域处接合到衬底26，从而最小化应力减轻的作用。

在其它实施方案中，beol衬垫14的布置、第一通孔部分36和/或第二通孔部分可能不同。例如，第一通孔部分36与第二通孔部分38之间，即纵轴(其沿该轴延伸)之间的偏移距离和方向可基于特定通孔24的位置而不同。例如，更靠近晶片12和半导体芯片11的中心的通孔24可能比更远离晶片12和半导体芯片11的中心的那些通孔具有更小偏移。在一些实施方案中，不同通孔24的第二通孔部分38可具有不同的尺寸。例如，朝向晶片12的角落而定位的通孔24可能比其他通孔具有更大的第二部分38。在一些实施方案中，外部通孔部分的尺寸和偏移尺寸可根据热机械应力的分布而成比例变化。

在一些实施方案中，通孔24可被分组成以晶片12和半导体芯片11的中心为中心的图案。例如，在图3中，通孔24b至24i布置成以晶片12和半导体芯片11的中心为中心的第一通常为矩形或方形的图案。通孔24b至24i的第一通孔部分在朝晶片12和半导体芯片11的中心的方向上相对于各自第二通孔部分而横向偏移(同样，通孔24b-24i的第二通孔部分在远离晶片12和半导体芯片11的中心的方向上从各自第一通孔部分偏移)。偏移的尺寸对于组成第一通常为矩形的图案的通孔24b至24i中的每一个来说是一致的。通孔24j至24y布置成与第一通常为矩形的图案同心的第二通常为矩形的图案。即，第一和第二通常为矩形的图案二者均以晶片12和半导体芯片11的中心为中心。通孔24j至24y的第一通孔部分在朝向晶片12和半导体芯片11的中心的方向上相对于各自第二通孔部分而横向偏移(同样，通孔24j-24y的第二通孔部分在远离晶片12和半导体芯片11的中心的方向上从各自第一通孔部分偏移)。偏移的尺寸对于组成第二通常为矩形的图案的通孔24j至24y中的每一个而言是一致的。在一些实施方案中，第二图案的偏移尺寸可不同于第一图案的偏移尺寸。例如，第二图案的偏移尺寸可能比较大，第二图案中的每个构件比第一图案的构件距离晶片12和半导体芯片11的中心更远。在一些实施方案中，通孔24可布置成不是矩形的同心图案。例如，通孔24可布置成圆形或椭圆形环。

在一些实施方案中，晶片可具有单个绝缘材料层。在这样的实施方案中，通孔可具有不对称的锥形边，使得每个通孔的接近附着面的开口相对于通孔接近对应beol衬垫的开口而横向偏离晶片和半导体芯片的中心。接近附着面的通孔开口还可大于接近beol衬垫的对应通孔开口。相对于不具有偏移通孔的晶片，这样的布置将在焊料凸块下面距离晶片和半导体芯片的中心最远的一侧上，即在经历高热机械应力的区域中提供额外的绝缘材料。

通过在图1-4中将半导体封装10描绘成具有中心通孔24a，可替代地从半导体封装10省略中心通孔24a。

在图1-3中，每个通孔24的第一部分36在各自beol衬垫14上居中。然而，在替代的实施方案中，在图4中描绘，第一通孔部分36’可相对于beol衬垫以与第二通孔部分38’相对于第一通孔部分36’而偏移的几乎相同的方式进行偏移。这将导致第二通孔部分38’相对于图1的实施方案而位于距离晶片12的中心更远的介于第一通孔部分与第二通孔部分的一段给定偏移距离处。

现参考图5a-5k，现将描述一种用于制造集成电路晶片并将其与衬底互连的示例工艺。结合包括单个半导体芯片11的单个晶片12来描述并图示所述工艺，然而，可在分离前对包括多个半导体芯片的晶圆替代地执行制造晶片12的步骤。

如先前所述，半导体封装10组装在倒装芯片中。因此，如在图5a-5i中描绘，晶片12的子组件相对于图1是倒置的。

在图5a中示出，半导体芯片11以常规的方式形成在半导体衬底上或半导体衬底中。半导体芯片11包括有源电路元件和一系列导电迹线和介电材料层，介电材料层将有源电路元件彼此互连且将有源电路元件与i/o衬垫互连。所述一系列互连和绝缘元件被称为beol堆。beol堆设计和制造对技术人员而言是已知的。因此，为了说明和解释的简单起见，仅示出一个beol衬垫14和介电材料(ild)的两个层15、16。beol衬垫14经由通过ild层15的导电迹线连接到beol堆的其它元件，然而，为了简单起见，未示出这些。

钝化材料18沉积成上覆于beol堆。钝化材料18用来保护晶片12免遭腐蚀。钝化材料18可通过化学气相沉积工艺来形成，诸如等离子体增强化学气相沉积工艺(pecvd)或低压化学气相沉积工艺(lpcvd)。二氧化硅钝化材料可通过pecvd工艺使用硅烷(sih4)和一氧化二氮(n2o)或氧气(o2)或通过lpcvd工艺使用正硅酸乙酯(si(oc2h5)4)或具有一氧化二氮的二氯甲硅烷(sih2cl2)形成。氮化硅钝化材料可在氩气存在的情况下通过pecvd工艺使用硅烷和氨气(nh3)或氮气(n2)形成。为了简单起见，钝化材料18被描绘成单个层。然而，钝化材料18可由多层堆组成，该多层堆由粘附层(nblok)组成，上覆有sin和sio2层(其可能可选地上覆有进一步的sin层。通常，钝化材料18的厚度介于500nm与3000nm之间。

掩膜60使用光刻工艺形成为上覆于钝化材料18。掩膜60在通孔24的期望位置(特定而言，通孔24的开口48)处具有开口62。通常，掩膜60是光致抗蚀剂掩膜。

一旦已形成掩膜60，则钝化材料18被蚀刻以创建通过钝化材料18与开口62对应的开口。蚀刻可以是基于钝化材料18的成分和厚度而选择的任何适合的已知的蚀刻技术，诸如反应离子蚀刻。应使用对钝化材料18有选择性的技术，以便尽可能少地移除beol衬垫14。例如，通过对掩膜材料有选择性的溶剂来移除掩膜60。图5b示出在蚀刻钝化材料18和移除掩膜60后的在制半导体封装10。

绝缘材料层20沉积成上覆于钝化材料18。绝缘材料层20可以是感光的，并且例如可使用旋涂工艺来沉积。在晶片12的完成状态下，通孔24的第一部分36形成在层20中。因此，层20的厚度至少部分由第一通孔部分36的期望厚度来确定。

图5c示出具有绝缘材料层20的在制晶片12。在层20沉积之后，创建通过层20的通孔24的第一通孔部分36。以下工艺是用于通过阳性光敏聚酰亚胺形成锥形通孔的适合工艺的一个实例。如将理解，可使用不同的工艺(例如)以形成具有不同形状(例如，圆柱形)的通孔或使用不同材料形成通孔。

首先，使用光刻曝光工艺来图案化层20。例如，可使用超紫外线辐射通过光掩膜来光刻地曝光层20的区域。曝光使得曝光区域变得可溶于显影液。

将曝光层20浸在选择性地溶解曝光区域63的显影剂中，形成第一通孔部分36，如图5d中示出。在显影之后，层20可被固化，使其从进一步的显影工艺复原。

在图5c-5d中示出，曝光区域63和第一通孔部分36具有锥形边。曝光区域63的形状和通孔部分36的壁的锥度(斜度)受以下因素的影响：曝光能量(曝光的剂量和时间)、预固化的程度(例如，层20的旋涂后在热板上)以及显影配方(显影剂化学成分、显影时间和喷射图案)。

第二绝缘材料层22可沉积在层20上，如图5e所示。层22可以类似于层20的方式沉积。其随后以类似于层20的方式曝光和显影，以创建第二通孔部分38。

层22可具有与层20不同的材料，使得可选择显影工艺来从层22移除材料，而从层20移除很少材料或不从层20移除材料。替代地，如果在层22沉积之前固化层20，那么层20和层22可具有相同材料，使得层22可被显影，而不从层20移除大量材料。

如在图5e中示出，层22的曝光区域66具有锥形边，类似于曝光区域63。曝光区域66还大于第一通孔部分36，使得在层22被显影之后，层20的部分将不被覆盖。曝光区域66还从第一通孔部分36偏移。如图5f中所示，一旦层22已被显影，则形成通孔24的第一部分36和第二部分38的空腔已被界定。

因为通孔24的第一部分36形成在层20中且通孔24的第二部分38形成在层23中，所以层20和层22的厚度至少部分由第一通孔部分36和第二通孔部分38的期望厚度来确定。通常，层20和层22的厚度介于2μm与15μm之间，但最常见的是其厚度介于3μm与5μm之间。

如在图5g中示出，金属层68沉积在晶片12上且在第一通孔部分36和第二通孔部分38内。金属层68使得焊料凸块28能够通过电镀的方式沉积在通孔24中。可选地，一个或多个额外金属层(未示出)可形成为下伏于金属层68以作为层22与焊料凸块28之间的屏障且提供额外的应力消除。

凸块形成层70上覆于一个或多个金属层，且被图案化以形成与第二通孔部分38的开口54对齐的开口以容纳焊料材料。凸块形成层70由电绝缘材料形成，且可被沉积和图案化(即，曝光和显影)，类似于层20和层22。使用使金属层68保持完整的溶剂来对凸块形成层显影。

焊料凸块28沉积在通孔24中，如图5h所示。焊料凸块28可通过电镀工艺使用金属层68作为阳极而沉积，使得焊料凸块仅形成在金属层68的部分上，其曝光于电镀槽(即，通孔24内的部分)。焊料凸块28沉积成柱状，其由凸块形成层70界定。因此，凸块形成层70的厚度必须大于焊料凸块28的期望高度，以确保焊料凸块28在电镀工艺期间不会突起。

如图5i所示，在焊料凸块28的沉积之后，凸块形成层70连同金属层68的部分和位于通孔24外的任何下伏金属层一起被移除。例如，可使用对凸块形成层70有选择性的溶剂来移除凸块形成层。金属层68和任何下伏金属层可使用被选择以使焊料凸块28和层22保持完整的蚀刻工艺来移除。随后应用回流工艺以将焊料凸块28形成到球形焊球中。

一旦焊料凸块28被沉积且凸块形成层70被移除，则晶片12可被安装到衬底26以形成半导体封装10。当然，如果在晶圆级上执行先前制造步骤，即如果对包括多个半导体芯片的晶圆执行所述步骤，那么晶圆必须首先被切割成单一晶片，使得每个单一的封装可被安装到衬底26。

为了安装，将晶片12倒置并定位在衬底26上，使得焊料凸块28的每一个与衬底26上的对应接触衬垫72接触，如图5j示出。焊料凸块28随后受热，因此其回流且接合到接触衬垫72，使晶片12与衬底26电气地并机械地互连。可选地，附着面34与衬底26之间的区域可使用下填料填充以密封焊料凸块28，且机械地加强半导体封装10。如将理解，衬底26包括进一步的一系列金属互连件和一系列接触件(未示出)，半导体封装10可通过所述系列的金属互连件和所述系列的接触件与电路板(未示出)互连以用于将半导体封装10与其它设备连接。

本发明的实施方案可用于各种应用中，包括dram、sram、eeprom和闪存模块、图形处理器、通用处理器、cpu和apu。

上述实施方案旨在仅为说明性的而不以任何方式进行限制。执行本发明的所述的实施方案易受到形式、部件的布置、操作的细节和顺序的许多修改的影响。相反，本发明旨在将所有此类修改涵盖在其如由权利要求限定的范围内。