一种嵌入式闪存结构的形成方法与流程

本发明涉及半导体领域，特别涉及一种嵌入式闪存结构的形成方法。

背景技术：

近年来，随着智能电子产品市场的飞速发展，各类微控制器(microcontrollerunit，mcu)及soc芯片的使用已经深入到汽车电子、工业控制和医疗产品等日常生活的各个方面。而高性能的mcu或soc产品都离不开高性能嵌入式闪存(embeddedflash，e-flash)内核的支持。无论是从芯片面积、系统性能和功耗上，还是从制造良率和设计周期上考虑，嵌入式存储器对soc设计的主导作用都在不断增加。嵌入式闪存是将已有的闪存与现有的逻辑模块从物理或是电学进行结合，提供更多样的性能。闪存(flash)作为一种安全、快速的存储体，以其体积小、容量大、成本低、掉电数据不丢失等一系列优点，成为了嵌入式系统中数据和程序最主要的载体。

在现有的嵌入式闪存制造工艺中，存储单元(存储区)、逻辑晶体管(逻辑区)和高压晶体管的的沉积工艺往往会同时进行。因此，在衬底上会沉积较多不必要的沉积层，且其去除工艺也是分批次去除，导致刻蚀工艺的工作量增大，同时也增加了工艺成本。

因此，急需提供一种嵌入式闪存结构的形成方法，以解决现有技术中刻蚀工作量大，导致工艺成本增加的问题。

技术实现要素：

本发明的目的在于提供一种嵌入式闪存结构的形成方法，以解决现有技术中刻蚀工作量大，导致工艺成本增加的问题。

为了解决现有技术中存在的问题，本发明提供了一种嵌入式闪存结构的形成方法，包括以下步骤：

提供衬底，所述衬底上包括存储区和逻辑区；

在所述衬底上依次沉积栅极堆叠层和掩膜层，所述栅极堆叠层包括控制栅层；

在所述存储区的栅极堆叠层上形成器件结构，所述器件结构水平设置于所述存储区栅极堆叠层上，并部分嵌入所述存储区栅极堆叠层；

进行第一次刻蚀，去除所述逻辑区的栅极堆叠层、所述器件结构的两端部侧面的栅极堆叠层以及所述器件结构的两端部；以将每行所述器件结构周围的控制栅层切成两条独立的控制栅线；

进行第二次刻蚀，首先预留金属孔连接的位置，接着去除剩余的所述控制栅层。

可选的，在所述嵌入式闪存结构的形成方法中，所述器件结构的形成包括以下步骤：

沉积所述掩膜层至所述栅极堆叠层上；

在所述掩膜层中刻蚀形成凹槽，所述凹槽延伸至所述栅极堆叠层中；

所述器件结构在所述凹槽中形成，并部分嵌入所述栅极堆叠层，将所述栅极堆叠层分割围绕于所述器件结构的两侧。

可选的，在所述嵌入式闪存结构的形成方法中，所述器件结构包括字线栅和侧墙，所述栅极堆叠层分割围绕在所述器件结构字线栅周围，并位于所述侧墙下方。

可选的，在所述嵌入式闪存结构的形成方法中，在形成所述器件结构之后，进行第二次刻蚀之前，还包括以下步骤：

采用湿法刻蚀去除所述掩膜层。

可选的，在所述嵌入式闪存结构的形成方法中，所述器件结构包括两端为半圆形的圆角矩形器件结构。

可选的，在所述嵌入式闪存结构的形成方法中，第一次刻蚀至少包括所述器件结构端部的弧形结构。

可选的，在所述嵌入式闪存结构的形成方法中，第二次刻蚀范围包括除预留金属孔位置以外非侧墙下方的所有栅极堆叠层，刻蚀的深度大于所述控制栅层的厚度。

可选的，在所述嵌入式闪存结构的形成方法中，所述栅极堆叠层为依次沉积的隧穿氧化材料层、浮栅层、介电层以及控制栅层；所述介电层依次包括氧化硅层、氮化硅层以及氧化硅层。

可选的，在所述嵌入式闪存结构的形成方法中，第二次刻蚀还包括刻蚀所述栅极堆叠层中的所述介电层和所述浮栅层。

可选的，在所述嵌入式闪存结构的形成方法中，所述金属孔与导电材料连接。

在本发明所提供的嵌入式闪存结构的形成方法中，包括以下步骤：提供衬底，所述衬底上包括存储区和逻辑区；在所述衬底上沉积栅极堆叠层；在存储区栅极堆叠层上形成器件结构；进行第一次刻蚀，去除所述逻辑区的栅极堆叠层、所述器件结构的两端部侧面的栅极堆叠层以及所述器件结构的两端部；进行第二次刻蚀，进行第二次刻蚀，首先预留金属孔连接的位置，接着去除剩余的所述控制栅层。在本发明中，所述栅极堆叠层沉积于所述存储区时，还沉积于所述逻辑区，通过同时去除逻辑区的栅极堆叠层、存储区器件结构的端部以及所述器件结构端部四周的栅极堆叠层，在同一工艺中既切断了所述器件结构端部连接的控制栅层，又去除了多余的栅极堆叠层，起到了减少刻蚀步骤，节约工艺成本的作用。

附图说明

图1为本发明实施例提供的嵌入式闪存结构形成方法的流程图；

图2为本发明实施例提供的嵌入式闪存结构俯视示意图；

图3为本发明实施例提供的嵌入式闪存结刻蚀示意图；

图4为本发明实施例提供的栅极堆叠层沉积左视示意图；

图5为本发明实施例提供的掩膜层刻蚀左视示意图；

图6为本发明实施例提供的器件结构形成左视示意图；

图7为本发明实施例提供的器件结构形成正视示意图；

图8为本发明实施例提供的第一次刻蚀正视示意图；

图9为本发明实施例提供的嵌入式闪存结构俯视图；

图10为本发明实施例提供的含预留金属孔连接位置的嵌入式闪存结构俯视图；

其中，10-衬底；11-存储区；12-逻辑区；13-浅沟槽隔离结构；20-栅极堆叠层；21-隧穿氧化材料层；22-浮栅层；23-介电层；24-控制栅层；31-掩膜层；32-凹槽；41-器件结构；42-侧墙；43-字线栅；51-第一次刻蚀区；61-第二次刻蚀区；62-金属孔。

具体实施方式

下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。

请参考图1至图10，图1为本发明实施例提供的嵌入式闪存结构形成方法的流程图；图2为本发明实施例提供的嵌入式闪存结构俯视示意图；图3为本发明实施例提供的嵌入式闪存结刻蚀示意图；图4为本发明实施例提供的栅极堆叠层沉积左视示意图；图5为本发明实施例提供的掩膜层刻蚀左视示意图；图6为本发明实施例提供的器件结构形成左视示意图；图7为本发明实施例提供的器件结构形成正视示意图；图8为本发明实施例提供的第一次刻蚀正视示意图；图9为本发明实施例提供的嵌入式闪存结构俯视图；图10为本发明实施例提供的含预留金属孔连接位置的嵌入式闪存结构俯视图。

如图1至图10所示，本发明提供了一种嵌入式闪存结构的形成方法，包括以下步骤：提供衬底10，所述衬底10上包括存储区11和逻辑区12；

在所述衬底10上依次沉积栅极堆叠层20和掩膜层31，所述栅极堆叠层20包括控制栅层24；

在所述存储区11的栅极堆叠层20上形成器件结构41，所述器件结构41水平设置于所述存储区11栅极堆叠层20上，并部分嵌入所述存储区11栅极堆叠层20，所述器件结构41在水平方向上的两个端部露出于所述存储区11的栅极堆叠层20；

进行第一次刻蚀，去除所述逻辑区12的栅极堆叠层20、所述器件结构41的两端部侧面的栅极堆叠层20以及所述器件结构41的两端部；以将所述器件结构41周围的控制栅层24切成两条独立的控制栅线；

进行第二次刻蚀，首先预留金属孔62连接的位置，接着去除剩余的所述控制栅层24。

在本发明实施例中，通过同时所述逻辑区12的栅极堆叠层20、所述器件结构41的两端部侧面的栅极堆叠层20以及所述器件结构41的两端部；在同一工艺中既切断了所述器件结构41端部连接的控制栅层24，又去除了多余的栅极堆叠层20，起到了减少刻蚀步骤，节约工艺成本的作用。

具体的，请参考图1和图2，执行步骤s1，提供衬底10，所述衬底10上包括存储区11和逻辑区12。所述衬底10为去除金属杂质的硅片，主要包括已经初步完成制造的硅片，即经过了拉晶、切割等。现有技术中，通常以此硅片作为衬底10，制作后续的半导体器件。通常情况下，在半导体器件制造过程中，会将所述衬底10划分为存储区11和逻辑区12，以实现半导体器件的功能。

接着执行步骤s2：在所述衬底10上依次沉积栅极堆叠层20和掩膜层31，所述栅极堆叠层20包括隧穿氧化材料层21、浮栅层22、介电层23以及多晶硅层24，依次沉积于所述衬底10上。其中，所述介电层23依次包括氧化硅层、氮化硅层以及氧化硅层；故其从下至上的顺序依次为衬底10、隧穿氧化材料层21、浮栅层22、介电层23(氧化硅层、氮化硅层以及氧化硅层)以及多晶硅层24。所述掩膜层31可以为氮化硅。

在一个实施例中，在沉积所述隧穿氧化材料层21及浮栅层22之后，沉积所述介电层23及多晶硅层24之前，刻蚀所述存储区11和逻辑区12，以形成浅沟槽隔离结构13。所述浅沟槽隔离结构13，即sti。通常用于0.25um以下的工艺，通过采用氮化硅做掩膜层31，经过淀积、图形化以及刻蚀所述衬底10后形成槽，并在所述浅沟槽隔离结构13中填充淀积填充物，用于与所述衬底10隔离。较佳的，所述填充物包括氧化硅。进一步的，可以直接沉积介电层23以及多晶硅层24，为后续工艺提供条件，如图4、5、6所示。

进一步的，在所述衬底10上沉积栅极堆叠层20之后，形成器件结构41之前，还包括以下步骤：沉积一层掩膜层31至所述栅极堆叠层20上；在所述掩膜层31中刻蚀形成凹槽32，所述凹槽32延伸至所述栅极堆叠层20中。较佳的，所述凹槽32延伸至所述栅极堆叠层20中的部分根据器件结构41的需求而相对变窄，以适应所述器件结构41的形状。

具体的，沉积掩膜层31至所述存储区11和逻辑区12，如图5所示。所述掩膜层31的厚度约为3300埃，并在所述存储区11的掩膜层31中形成凹槽32；为形成所述器件结构41提供位置及条件。所述凹槽32的深度和所述掩膜层31的厚度相同，约为3300埃，故在所述凹槽32内，露出所述多晶硅层24。

进一步的，执行步骤s3，请参考图6，在所述凹槽32内形成器件结构41，所述器件结构41在所述掩膜层31凹槽32中形成，并部分嵌入所述栅极堆叠层20。通常的，在所述栅极堆叠层20上形成间隔排列的侧墙42；沿着所述侧墙42之间的间隔刻蚀所述栅极堆叠层20，以在所述栅极堆叠层20内延伸所述凹槽32；在所述凹槽32以及间隔内形成字线栅43。故所述栅极堆叠层20被分割围绕在所述器件结构41字线栅43周围，并位于所述侧墙42下方。

通常的，所述器件结构41在所述掩膜层31凹槽32中形成，并部分嵌入所述栅极堆叠层20，将所述栅极堆叠层20分割于所述器件结构41的两侧，如图6所示。进一步的，请参考图2，所述器件结构41包括两端为半圆形的圆角矩形器件结构41，所述栅极堆叠层20围绕在所述器件结构41字线栅43周围，同一衬底10上所述器件结构41的数量为多个。

进一步的，形成所述器件结构41之后，采用湿法刻蚀去除所述掩膜层31。接着执行步骤s4，请参考图3，进行第一次刻蚀，第一次刻蚀区51主要包括逻辑区12的栅极堆叠层20、存储区11器件结构41的端部。以去除所述逻辑区12的栅极堆叠层20、所述器件结构41的两端部侧面的栅极堆叠层20以及所述器件结构41的两端部。进一步的，第一次刻蚀区51可以为矩形，如图3所示，去除逻辑区12所有的栅极堆叠层20，露出逻辑区12的衬底10，以进行后续工艺；并去除所述器件结构41端部和所述器件结构41端部的栅极堆叠层20。较佳的，第一次刻蚀至少包括所述器件结构41端部的圆弧形结构，以将所述器件结构41所述侧墙42下方字线栅43周围的控制栅层24切成两条独立的控制栅线。通常的，所述第一次刻蚀采用干法刻蚀。

进一步的，图7为所述器件结构41形成的正视图；而图8为本发明实施例提供的第一次刻蚀的正视图；因此图8中，所述器件结构41端部以及所述器件结构41端部周围的栅极堆叠层20被刻蚀掉一部分。

接着执行步骤s5，请参考图3，预留金属孔62连接的位置，所述金属孔62用于与导电材料连接。

接着执行步骤s6，如图9所示，进行第二次刻蚀，采用干法刻蚀去除预留金属孔62连接位置以外的非侧墙42下方的所有栅极堆叠层20，包括所述控制栅层24，且刻蚀的深度大于所述控制栅层24的厚度，以切断所述存储区11剩余栅极堆叠层20中的控制栅层24。进一步的，第二次刻蚀还可以包括刻蚀所述栅极堆叠层中的介电层23和所述浮栅层22。

综上，在本发明所提供的嵌入式闪存结构的形成方法中，包括以下步骤：提供衬底，所述衬底上包括存储区和逻辑区；在所述衬底上沉积栅极堆叠层；在存储区栅极堆叠层上形成器件结构；进行第一次刻蚀，去除所述逻辑区的栅极堆叠层、所述器件结构的两端部侧面的栅极堆叠层以及所述器件结构的两端部；进行第二次刻蚀，进行第二次刻蚀，首先预留金属孔连接的位置，接着去除剩余的所述控制栅层。在本发明中，所述栅极堆叠层沉积于所述存储区时，还沉积于所述逻辑区，通过同时去除逻辑区的栅极堆叠层、存储区器件结构的端部以及所述器件结构端部四周的栅极堆叠层；在同一工艺中既切断了所述器件结构端部连接的控制栅层，又去除了多余的栅极堆叠层，起到了减少刻蚀步骤，节约工艺成本的作用。

进一步的，所述器件结构部分嵌入所述栅极堆叠层，将所述栅极堆叠层分割于所述器件结构的两侧，所述栅极堆叠层为形成器件结构提供条件及空间。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。